インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

トランシーバー電源の動作条件

表 4.   インテル® Arria® 10 GX/SXデバイス用のトランシーバー電源の動作条件
シンボル 説明 条件 16 最小値 17 標準値 最大値 17 単位
VCCT_GXB [L1,R4] [C, D, E, F, G, H, I, J] 18 トランスミッター電源 チップ間 ≤ 17.4 Gbps

または

バックプレーン 19 ≤ 12.5Gbps

1.0 1.03 1.06 V
チップ間 ≤ 11.3 Gbps 0.92 0.95 0.98 V
VCCR_GXB[L1,R4] [C, D, E, F, G, H, I, J] 18 レシーバー電源 チップ間 ≤ 17.4 Gbps

または

バックプレーン 19 ≤ 12.5Gbps

1.0 1.03 1.06 V
チップ間 ≤ 11.3 Gbps 0.92 0.95 0.98 V
VCCH_GXB[L,R] トランシーバー出力バッファー電源 — 1.710 1.8 1.890 V
注: 未使用のトランシーバー・チャネルに関連するVCCR_GXBおよびVCCT_GXBピンの多くは、消費電力を最小限にするために、サイドごとにグランド接続することができます。特定のデザインの消費電力を最小限にするためのパッケージのピン配置に関する情報については、 インテル® Arria® 10 GX、GT、およびSXデバイスファミリー ピン接続ガイドライン、およびその インテル® Quartus® Primeピンレポートを参照してください。
表 5.   インテル® Arria® 10 GTデバイス用のトランシーバー電源の動作条件
シンボル 説明 条件20 最小値 17 標準値 最大値 17 単位
VCCT_GXB[L,R] トランスミッター電源 チップ間 ≤ 25.8 Gbps 21

または

バックプレーン 19 ≤ 12.5Gbps

1.10 1.12 1.14 V
チップ間 ≤ 15 Gbps

または

バックプレーン 19 ≤ 12.5Gbps

1.0 1.03 1.06 V
チップ間 ≤ 11.3 Gbps 0.92 0.95 0.98 V
VCCR_GXB[L,R] レシーバー電源 チップ間 ≤ 25.8 Gbps

または

バックプレーン 19 ≤ 12.5Gbps

1.10 1.12 1.14 V
チップ間 ≤ 15 Gbps

または

バックプレーン 19 ≤ 12.5Gbps

1.0 1.03 1.06 V
チップ間 ≤ 11.3 Gbps 0.92 0.95 0.98 V
VCCH_GXB[L,R] トランシーバー出力バッファー電源 — 1.710 1.8 1.890 V
関連情報
16 これらのデータレート範囲は、トランシーバーのスピードグレードによって異なります。正確なデータ レート範囲については、 インテル® Arria® 10 GX/SXデバイスのトランシーバー・パフォーマンスを参照してください。
17 この値は、DC (スタティック) 電源の許容範囲のバジェットを示しており、動的公差要件は含まれていません。動的公差要件の追加バジェットについては、PDNツールを参照してください。
18 PCIe* Gen3をサポートするには、このピンは1.03 V (± 30 mV) 以上である必要があります。
19 バックプレーン・アプリケーションでは、信号障害を補正するために、デシジョン・フィードバック・イコライゼーション (DFE) などの高度なイコライゼーション回路がイネーブルになっていることを前提としています。チップ間リンクは、DFEを必要としない短距離チャネルを持つアプリケーションであると想定されています。
20 データレートはトランシーバーのスピードグレードにより異なります。正確なデータレートの範囲については、 インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス参照してください。
21 25.8 Gbpsは、GTチャネルの最大データレートです。17.4 Gbpsは、GXチャネルの最大データレートです。
レベル 2 の表題