インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング

注: 圧縮復元またはデザイン・セキュリティー機能をイネーブルする場合、DCLK-to-DATA[] 比率は、FPP ×8、FPP ×16、FPP ×32でそれぞれ異なります。各DCLK-to-DATA[] 比率については、 インテル® Arria® 10デバイスのDCLK-to-DATA[] 比率の表を参照してください。
表 79.   インテル® Arria® 10デバイスのDCLK-to-DATA[] 比率が1の場合のFPPタイミング・パラメーター圧縮復元およびデザイン・セキュリティー機能がディスエーブルされている場合は、これらのタイミング・パラメーターを使用します。
シンボル パラメーター 最小値 最大値 単位
tCF2CD nCONFIG low to CONF_DONE low — 1,440 ns
tCF2ST0 nCONFIG low to nSTATUS low — 960 ns
tCFG nCONFIG low pulse width 2 — μs
tSTATUS nSTATUS low pulse width 268 3,000 115 μs
tCF2ST1 nCONFIG high to nSTATUS high — 3,000 116 μs
tCF2CK 117 nCONFIG high to first rising edge on DCLK 3,010 — μs
tST2CK 117 nSTATUS high to first rising edge of DCLK 10 — μs
tDSU DATA[] setup time before rising edge on DCLK 5.5 — ns
tDH DATA[] hold time after rising edge on DCLK 0 — ns
tCH DCLK high time 0.45 × 1/fMAX — s
tCL DCLK low time 0.45 × 1/fMAX — s
tCLK DCLK period 1/fMAX — s
fMAX DCLK frequency (FPP ×8/×16/×32) — 100 MHz
tCD2UM CONF_DONE high to user mode 118 175 830 μs
tCD2CU CONF_DONE high to CLKUSR enabled 4 ×最大DCLK周期 — —
tCD2UMC CONF_DONE high to user mode with CLKUSR option on tCD2CU+ （600 × CLKUSR周期） — —
関連情報
115 この値は、nCONFIG または nSTATUS のLowパルス幅を拡張して、コンフィグレーションを遅延しない場合に適用されます。
116 この値は、外部から nSTATUS をLowで保持して、コンフィグレーションを遅延しない場合に適用されます。
117 nSTATUS が監視されている場合は、tST2CK仕様に従ってください。nSTATUS が監視されていない場合は、tCF2CK 仕様に従ってください。
118 デバイスの初期化に内部オシレーターをクロックソースとして選択する場合にのみ、この最小値および最大値が適用されます。
レベル 2 の表題