インテル® Arria® 10デバイス・データシート

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ID 683771
日付 6/26/2020
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ドキュメント目次
ドキュメント目次 x
インテル® Arria® 10 デバイス・データシート
インテル® Arria® 10 デバイス・データシート x
電気的特性 スイッチング特性 コンフィグレーションの仕様 I/Oタイミング プログラマブルIOE遅延 用語集 インテル® Arria® 10デバイス・データシートの改訂履歴
電気的特性 x
動作条件
動作条件 x
絶対最大定格 最大許容オーバーシュートおよびアンダーシュート電圧 推奨動作条件 DC特性 I/O規格の仕様
推奨動作条件 x
推奨動作条件 トランシーバー電源の動作条件 HPS電源の動作条件
DC特性 x
電源電流および消費電力 I/Oピンのリーク電流 バスホールド特性 OCTキャリブレーション精度の仕様 キャリブレーションなしOCTの抵抗許容値の仕様 ピン・キャパシタンス 内部ウィークプルアップおよびウィークプルダウン抵抗
I/O規格の仕様 x
シングルエンドI/O規格の仕様 シングルエンドSSTL、HSTL、およびHSUL I/Oリファレンス電圧の仕様 シングルエンドSSTL、HSTL、およびHSUL I/O規格信号の仕様 差動SSTL I/O規格の仕様 差動HSTLおよびHSUL I/O規格の仕様 差動I/O規格の仕様
スイッチング特性 x
トランシーバー・パフォーマンスの仕様 コア・パフォーマンスの仕様 ペリフェラル・パフォーマンスの仕様 HPSの仕様
トランシーバー・パフォーマンスの仕様 x
インテル® Arria® 10 GX/SXデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GX/SXデバイス用の高速シリアル・トランシーバー‐ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GTデバイス用のトランシーバー・パフォーマンス インテル® Arria® 10 GTデバイス用の高速シリアル・トランシーバー-ファブリック間インターフェイスのパフォーマンス インテル® Arria® 10 GX、SX、およびGTデバイス用のトランシーバーの仕様
コア・パフォーマンスの仕様 x
クロックツリーの仕様 PLLの仕様 DSPブロックの仕様 メモリーブロックの仕様 温度検知ダイオードの仕様 内部電圧センサーの仕様
PLLの仕様 x
フラクショナルPLLの仕様 I/O PLLの仕様
温度検知ダイオードの仕様 x
内部温度検知ダイオードの仕様 外部温度検知ダイオードの仕様
ペリフェラル・パフォーマンスの仕様 x
高速I/Oの仕様 DPAロック時間の仕様 LVDSソフトCDR/DPA正弦ジッター許容値の仕様 ハード・メモリー・コントローラーでサポートされているメモリー規格 ソフト・メモリー・コントローラーでサポートされているメモリー規格 HPSハード・メモリー・コントローラーでサポートされているメモリー規格 DLL周波数範囲の仕様 DQSロジックブロックの仕様 メモリー出力クロックジッターの仕様 OCTキャリブレーション・ブロックの仕様
HPSの仕様 x
HPSリセット入力の要件 HPSクロックのパフォーマンス HPS PLLの仕様 Quad SPIフラッシュのタイミング特性 SPIタイミングの特性 SD/MMCのタイミング特性 USB ULPIのタイミング特性 Ethernet Media Access Controller (EMAC) のタイミング特性 I2Cのタイミング特性 NANDのタイミング特性 トレースのタイミング特性 GPIOインターフェイス
HPS PLLの仕様 x
HPS PLL入力の要件 HPS PLLのパフォーマンス HPS PLL出力の仕様
コンフィグレーションの仕様 x
PORの仕様 JTAGコンフィグレーションのタイミング FPPコンフィグレーションのタイミング ASコンフィグレーションのタイミング ASコンフィグレーション・スキームでのDCLK周波数の仕様 PSコンフィグレーションのタイミング 初期化 コンフィグレーション・ファイル 最小コンフィグレーション時間の見積もり リモート・システム・アップグレード ユーザー・ウォッチドッグ内部回路のタイミング仕様
FPPコンフィグレーションのタイミング x
FPPコンフィグレーションのDCLK-to-DATA[] 比率 (r) DCLK-to-DATA[] = 1の場合のFPPコンフィグレーションのタイミング DCLK-to-DATA[] 比率が>1の場合のFPPコンフィグレーション・タイミング
インテル® Arria® 10 デバイス・データシート

用語集

表 90.  用語集
用語 定義
Differential I/O Standards レシーバー入力波形図

トランスミッター出力波形図
fHSCLK I/O PLL入力クロック周波数
fHSDR 高速I/Oブロック - LVDSの最大/最小データ転送レート (fHSDR = 1/TUI)、非DPA
fHSDRDPA 高速I/Oブロック - LVDSの最大/最小データ転送レート (fHSDRDPA = 1/TUI)、DPA
J 高速I/Oブロック - デシリアライゼーション・ファクター (パラレル・データ・バス幅)
JTAG Timing Specifications JTAGタイミング仕様

RL レシーバー差動入力ディスクリート抵抗値 ( インテル® Arria® 10 デバイスの外部)
サンプリング・ウィンドウ (SW) Timing Diagram - 正しくキャプチャーするためにデータが有効でなければならない期間です。セットアップ時間とホールド時間は、サンプリング・ウィンドウ内の理想的なストローブ位置を決定します。以下はその例です。

シングルエンド電圧リファレンス形式のI/O規格 SSTLおよびHSTL I/OのJEDEC規格は、ACおよびDC入力信号値の両方を定義します。AC値は、レシーバーがタイミング仕様を満たす必要がある電圧レベルを示します。DC値は、レシーバーの最終的なロジックステートが明確に定義される電圧レベルを示します。レシーバー入力がAC値を超えると、レシーバーは新しいロジックステートに変化します。

その後、入力がDCしきい値を超えている限り、新しいロジックステートが維持されます。このアプローチは、入力波形のリンギングが存在する状況で、予測可能なレシーバーのタイミングを提供することを目的としています。

シングルエンド電圧リファレンス形式のI/O規格
tC 高速レシーバー/トランスミッターの入力および出力クロック周期
TCCS (チャネル間スキュー) 同じPLLによって駆動されるチャネル全体のtCOのばらつきやクロックスキューを含む、最速の出力エッジと最も遅いの出力エッジ間のタイミング差です。クロックはTCCS測定に含まれます (この表のSWのタイミング図を参照してください)。
tDUTY 高速I/Oブロック - 高速トランスミッター出力クロック上のデューティー・サイクル
tFALL 信号のHighからLowへの遷移時間 (80～20%)
tINCCJ PLLクロック入力のサイクル間ジッター許容値
tOUTPJ_IO PLLで駆動されるGPIOの周期ジッター
tOUTPJ_DC PLLで駆動される専用クロック出力の周期ジッター
tRISE 信号のLowからHighへの遷移時間 (20～80%)
Timing Unit Interval (TUI) スキュー、伝播遅延、およびデータ・サンプリング・ウィンドウのために許容されるタイミングバジェット (TUI = 1/(Receiver Input Clock Frequency Multiplication Factor) = tC/w)。
VCM(DC) DC Commonモード入力電圧
VICM Commonモード入力電圧 - レシーバーにおける差動信号のコモンモード
VID 入力差動電圧振幅 - レシーバーにおける差動伝送の正導体と相補導体間の電圧の差
VDIF(AC) AC差動入力電圧 - スイッチングに必要な最小AC入力差動電圧
VDIF(DC) DC差動入力電圧 - スイッチングに必要な最小DC入力差動電圧
VIH 電圧入力High - デバイスがロジックHighとして受け入れる、入力に印加される最小正電圧
VIH(AC) 入力HighレベルAC電圧
VIH(DC) 入力HighレベルDC電圧
VIL 入力Low電圧 - デバイスがロジックLowとして受け入れる、入力に印加される最大正電圧
VIL (AC) 入力LowレベルAC電圧
VIL (DC) 入力LowレベルDC電圧
VOCM Commonモード出力電圧 - トランスミッターにおける差動信号のコモンモード
VOD 出力差動電圧振幅 - トランスミッターにおける差動伝送ラインの正導体と相補導体間の電圧の差
VSWING 差動入力電圧
VIX 差動信号のクロスポイント

VOX 出力差動クロスポイント電圧
W 高速I/Oブロック - Clock Boost Factor
レベル 2 の表題