Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
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1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

1.7. CvPピン

次のテーブルは、CvPピンの説明と接続ガイドラインを示しています。
表 3.  CvPピンの説明と接続ガイドライン
ピンの名称 ピンの種類 ピンの説明 ピンの接続方法
CvP_CONFDONE 出力

CvP_CONFDONEピンはコンフィギュレーション中はLowでドライブされます。PCIe経由のコンフィギュレーションが完了すると、信号はリリースされ外部プルアップ・レジスタによりHighにプルアップされます。

CvP InitializationモードでFPGAをコンフィギュレーションする間、FPGAが正常にコンフィギュレーションされたかを判断するには、CONF_DONEピンがHighとなった後このピンを観察する必要があります。

CvPモードを使用していない場合、このピンをユーザーI/Oピンとして使用可能です。

このピンを専用出力として設定する場合、VCCPGM電源は受信側の電圧仕様を満たす必要があります。

このピンがopen-drain出力として設定されている場合、外部10-kΩプルアップ・レジスタ、VCCPGM電源か、受信側の入力電圧仕様を満たす別のプルアップ電圧に接続します。これにより、電圧平準化のメリットが得られます。

nPERST[L,R][0:1] 入力

このピンは、PCIe仕様に向けた専用の基本リセット・ピンとしてPCI ExpressハードIPコアに接続されます。信号がLowの場合、CvP動作に使用するトランシーバと専用PCIe Hard IPブロックはresetモードとなります。

nPERST[L,R]0/nPERST[L,R]1をPCIeスロットのPERST#ピンに接続します。このピンは、1.8Vで電源供給され、1.8Vに準拠したI/O規格でドライブする必要があります。

PCIe Hard IPにつき1つのnPERSTピンのみ使用可能です。これらのピンは以下のロケーションに位置します。
  • nPERSTL0 = PCIe HIP & CvPの左下
  • nPERSTL1 = （利用可能な場合）PCIe Hard IPの右上
  • nPERSTR0 = （利用可能な場合）PCIe Hard IPの右下
  • nPERSTR1 = （利用可能な場合）PCIe Hard IPの右上
PCIe Hard IPの左下のロケーションはPCIeリンクを使用したCvPをサポートする唯一のロケーションであるため、最良の互換性を得るためには、常にPCIe Hard IPの左下から使用してください。
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