Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
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1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

2.1. オープン・システムに向けたCvPの設計

オープン・システムに向けてCvPシステムを設計する際、本項で紹介するガイドラインを考慮する必要があります。

FPGA電源ランプ時間の要件

オープン・システムに対して、デザインがFPGA電源ランプアップ時間の要件に準拠していることを確認する必要があります。

パワー・オン・リセット（POR）回路は、電源出力が推奨動作範囲となるまでFPGAをリセット状態で保持します。PORイベントは、電源供給が推奨動作範囲の電源ランプ時間であるtRAMP に到達するまでFPGAをパワーアップする際に発生します。

CvPの場合、最初の電源ランプアップから最後の電源ランプアップまで、tRAMP の合計を10 msより低く抑える必要があります。PORSELピンをHighに設定することで、fast PORを選択します。これにより、fast POR遅延時間の範囲は4–12 msとなり、POR後にPCIeリンクが初期化とコンフィギュレーションを開始するにあたって十分な時間を提供します。

図 2. 電源ランプアップ時間およびPOR


PCIeウェイクアップ時間の要件

オープン・システムの場合、PCIeリンクがPCI Express CARD Electromechanical Specificationで定義されるPCIeウェイクアップ時間の要件を満たしている必要があります。PCIeウェイクアップ時間仕様に対するパワー・オンからリンク・アクティブ（L0）状態までの遷移は、200 ms以内でなければいけません。FPGA内のPCI ExpressハードIPのIPコアがリンク・トレーニングに向けて動作可能となるまでのFPGAのパワー・アップからの時間は、120 ms以内でなければいけません。

CvPの初期化に向けたPCIeウェイクアップ時間の要件

CvP Initializationモードでは、ペリフェラル・イメージ・コンフィギュレーション時間はフルFPGAコンフィギュレーション時間に比べはるかに短いため、PCI ExpressハードIPのIPコアが120 msの要件を満たすことが保証されています。 このため、ペリフェラル・イメージ・コンフィギュレーションに対して従来のコンフィギュレーション・スキームを任意に選択することが可能です。

コンフィギュレーションを成功させるには、PORがモニタするすべての電源は10 msランプアップ時間の動作範囲内で単調にランプアップする必要があります。PERST#信号は、FPGA電源が指定の電圧トレランス内で、かつ安定しているかを表します。エンベデッド・ハード・リセット・コントローラは、内部ステータス信号がペリフェラル・イメージがロードされたことを示した後でトリガします。 このリセットは、PERST#をトリガオフしません。CvP Initializationモードでは、PCIeリンクはユーザー・モードでFPGAコア・イメージ・コンフィギュレーションとPCIeアプリケーションをサポートします。

注: Gen 2対応エンドポイントの場合、アルテラではコアの.sofをロード後、予期されるGen 2のレートでリンクがトレーニング済みであることを検証することを推奨しています。リンクがでGen 2動作していない場合、ソフトウェアはエンドポイントを再度トレーニングするようトリガ可能です。
図 3. CvP InitializationモードでのPCIeタイミング・シーケンス
表 4.  CvP Initializationモードでのパワー・アップ・シーケンス
タイミング・シーケンス タイミング範囲（ms） 説明
a 10 FPGA内のPORがモニタするすべての電源がそれぞれの動作範囲に到達するための最大ランプ・アップ時間の要件
b 4～12 FPGA POR遅延時間
c 100 ホストからのPERST#信号の最小アクティブ時間
d 20 PCIeリンクがトレーニング状態に入る前のPERST#信号の最小非アクティブ時間
e 120 CvP InitializationモードにおけるFPGAパワー・アップからペリフェラル コンフィギュレーション完了までの最大時間
f 100 PERST#がディアサートされた後にPCIeデバイスL0に入るまで要する最大時間
関連情報
レベル 2 の表題