Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更

MSEL/DIPスイッチにはArria 10 FPGA開発キットの裏面にSW5というラベルが貼られています。スイッチを右にするとロジック0を意味し、左にするとロジック1を意味します。たとえば、MSEL [2:0] = 011であれば上から下に左、左、右の順で設定します。
Arria 10デバイスの各コンフィギュレーション手法に向けたMSELピンの設定
  • MSELピンは、マイクロプロセッサや他のデバイスでドライブしないでください
  • HPSを経由するコンフィギュレーションには、PSあるいはFPP MSELピン設定を使用してください
コンフィギュレーション方法 VCCPGM （V） Power-On Reset（POR）遅延 有効MSEL[2..0]
JTAGベースのコンフィギュレーション — — 下記のいずれかの有効なMSELピン設定を使用します
AS（x1とx4） 1.8 Fast 010
Standard 011

PSおよび

FPP（x8、x16、x32）

 1.2/1.5/1.8 Fast 000
Standard 001
レベル 2 の表題