Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

ダウンロード PDF
ID 683871
日付 5/02/2016
Public
ドキュメント目次
ドキュメント目次 x
1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

7.1. Qsysシステムの作成

  1. ToolsメニューのQsysをクリックします
  2. QsysプロジェクトにArria 10 Hard IP for PCI Expressを追加します
  3. System Settingsで以下の設定を指定します
    パラメータ 値
    Application interface type コア初期化
    HIP mode Gen3：x8、インタフェース：256ビット、250 MHz
    Port type ネイティブ・エンドポイント
    注: 上記の設定方法は、PCIe経由のPRアプリケーションのみに使用されます。PCIe経由でこれとは別のロジックをドライブするのであれば、状況に応じてPCIe Hard IPコンフィギュレーションを変更することができます。
    図 16. PCI Express向けArria 10ハードIPのシステム設定

  4. Avalon-MM Settingsで、Instantiate internal descriptor controllerオプションをオンにします。その後、以下のパラメータを指定します。
    パラメータ 値
    Avalon-MM address width 64ビット
    Address width of accessible PCIe memory space 40

  5. Base Address Registersで、以下のパラメータを指定します。
    パラメータ 値
    BAR2 64ビット・プリフェッチ可能
    注: 任意のBARが使用可能です。このデザイン例では、BAR2はPR IPコア内部ホストに接続されています。
  6. Device Identification Registers、PRドライバ要件の通りにVendor IDとDevice IDがそれぞれ0x00001172と0x00000008に設定されていることを確認します
  7. パーシャル・リコンフィギュレーションIPコアを以下の設定でQsysプロジェクトに追加します
    パラメータ 値
    Use as PR Internal Host このオプションをオンにします
    Enable JTAG debug mode このオプションをオンにします
    Enable Avalon-MM slave interface このオプションをオンにします
    Input data width 16
    Clock-to-Data ratio 1
    Divide error detection frequency by 1
    Auto-instantiate PR block このオプションをオンにします
    Auto-instantiate CRC block このオプションをオンにします
    図 17. パーシャル・リコンフィギュレーションIPコアの設定

  8. Altera IOPLLを以下の設定でQsysプロジェクトに追加します
    注: 設定はデザイン要件によって異なります。
    パラメータ 値
    PLL Mode Integer-N PLL
    Reference Clock Frequency 250.0
    Desired Frequency 62.5
    Desired Duty Cycle 50.0
    図 18. Altera IO PLLパラメータ

  9. 次の図で示すようにQsysインタコネクトを完成し、IO PLL-LockedおよびPR-Freeze信号はトップレベルのデザインでの使用に備えてエクスポートされます
    図 19. Qsysインタコネクト

  10. Qsysシステムを保存しGenerate HDL Synthesisをクリックします
関連情報
レベル 2 の表題