Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

3.2. Device and Pin OptionsでのCvPパラメータの設定

CvPパラメータを指定するには、次の手順を実行します。

  1. Quartus Prime Assignmentsメニューで、Deviceを選択し、Device and Pin Optionsをクリックします
  2. CategoryでGeneralを選択し、以下のオプションをイネーブルします
    1. Auto-restart configuration after error―このオプションをイネーブルすると、CvPはエラーが検出された後に再開します。
    2. Enable autonomous PCIe HIP mode

      PCI ExpressハードIPダイアログ・ボックス内でEnable Configuration via the PCIe linkをチェックしCvPをイネーブルしているのであれば、この項目をチェックしても何の影響もありません。 Quartus Primeソフトウェアは、デフォルトで自動的にAutonomousモードをイネーブルします。Autonomousモードでは、コントロール・ブロックはペリフェラル・イメージがロードされた後、PCI ExpressハードIPをリセットから移行させます。PCI ExpressハードIPはnormal successfulステータスでコンフィギュレーション・リクエストとメモリ・リクエストに応答します。

      Enable autonomous PCIe HIP modeオプションは、デザインに以下の2つの設定がある場合に効果が発揮されます。
      • コア・イメージをロードする際、PCIeリンクの代わりにフラッシュ・デバイスやイーサネット・コントローラを使用している
      • PCI Expressハード IPダイアログ・ボックスでEnable Configuration via the PCIe linkにチェックを入れていない
      この2つの条件が両方とも真であれば、以下の2つのオプションが使用可能です。
      • Enable autonomous PCIe HIP modeをチェックしている場合、コントロール・ブロックはペリフェラル・イメージがロードされた後、PCI ExpressハードIPをリセットから移行させます。Hard IPはFPGAがユーザー・モードとなるまで、コンフィギュレーション・リトライ・ステータス （CRS）でコンフィギュレーション・リクエストに応答し、URステータスでメモリ・リクエストに応答します。
      • Enable autonomous PCIe HIP modeをチェックしていない場合、Hard IPはFPGAがユーザー・モードとなるまでリセット状態を維持します。リンク・トレーニングは、FPGAがユーザー・モードとなった後でのみ発生します。
      注: このパラメータは初期コンフィギュレーションの機能のみを制御します。このパラメータ設定により、オープンPCI ExpressシステムがPCI Express Base Specificationで定義されたコンフィギュレーション時間の要件を満たすことが可能となります。初期コンフィギュレーション後はコア・イメージのコンフィギュレーションが完了しているため、このパラメータは意味を持つことはありません。
    3. その他のオプションはすべてディセーブルにしておきます
  3. Categoryで、CvP Settingsを選択し、以下の設定を指定します
    パラメータ 値
    Configuration via Protocol コアの初期化
    Enable CvP_CONFDONE pin このオプションをオンにする
    Enable open drainon CvP_CONFDONE pin このオプションをオンにする
    図 6. Device and Pin optionsダイアログ・ボックスにおけるCvPパラメータの設定画面
レベル 2 の表題