Arria 10におけるプロトコル経由のCvP初期化およびパーシャル・リコンフィギュレーション ユーザーガイド

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ID 683871
日付 5/02/2016
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ドキュメント目次
ドキュメント目次 x
1. Arria 10におけるCvPの初期化 2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 3. Arria 10におけるCvP初期化に向けた設計の手順の解説 4. CvP ドライバーとレジスター 5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション 6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング 7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 A. 改訂履歴
1. Arria 10におけるCvPの初期化 x
1.1. CvPシステム 1.2. CvPを使用するメリット 1.3. Arria 10デバイスに向けたCvPサポート 1.4. CvPの初期化 1.5. CvPの機能 1.6. Autonomousモード 1.7. CvPピン
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項 x
2.1. オープン・システムに向けたCvPの設計 2.2. クローズド・システムに向けたCvPの設計
3. Arria 10におけるCvP初期化に向けた設計の手順の解説 x
3.1. 合成HDLファイルの生成 3.2. Device and Pin OptionsでのCvPパラメータの設定 3.3. デザインのコンパイル 3.4. SOFファイルの分割 3.5. ハードウェアの立ち上げ
3.5. ハードウェアの立ち上げ x
3.5.1. Windows システムへのJungo WinDriver のインストール 3.5.2. Linux システムへのJungo WinDriver のインストール 3.5.3. Arria 10開発キットのMSEL/DIPスイッチの変更 3.5.4. CvPイメージのプログラミング
4. CvP ドライバーとレジスター x
4.1. CvP ドライバーのサポート 4.2. CvPドライバのフロー 4.3. CvP のVSEC レジスター
4.3. CvP のVSEC レジスター x
4.3.1. アルテラ定義のVendor Specific Capability Header レジスター 4.3.2. アルテラ定義のVendor Specific Header レジスター 4.3.3. Altera Marker レジスター 4.3.4. CvP Status レジスター 4.3.5. CvPモード・コントロール・レジスタ 4.3.6. CvP Data レジスター 4.3.7. CvP Programming Control レジスター 4.3.8. Uncorrectable Internal Error Status Register 4.3.9. Uncorrectable Internal Error Mask Register 4.3.10. Correctable Internal Error Status Register 4.3.11. Correctable Internal Error Mask Register
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション x
5.1. PCI Express経由のPRを使用するメリット 5.2. PCIe経由のPRシステム 5.3. パーシャル・リコンフィギュレーションIPコア
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング x
6.1. パーティション階層の特定 6.2. 複数のリビジョンの作成 6.3. PRデザインのフロアプラン 6.4. PRデザインのクロックおよびグローバル信号のアサインメント 6.5. PRパーティションへのフリーズ・ロジックの挿入
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説 x
7.1. Qsysシステムの作成 7.2. ユーザー・ロジックとトップレベル・ファイルの作成 7.3. PRパーティションの作成 7.4. ベースSOF/RBFビットストリームの生成 7.5. PRリビジョンの作成 7.6. PRビットストリームの生成 7.7. ハードウェアの立ち上げ
1. Arria 10におけるCvPの初期化
2. Arria 10におけるCvP初期化に向けたデザインの考慮事項
3. Arria 10におけるCvP初期化に向けた設計の手順の解説
4. CvP ドライバーとレジスター
5. Arria 10におけるプロトコルを経由したパーシャル・リコンフィギュレーション
6. Arria 10におけるPCI Express経由のPRのデザイン・プランニング
7. Arria 10におけるPCI Expressを経由したPRのデザイン・プロセスの解説
A. 改訂履歴

3.5.4. CvPイメージのプログラミング

ペリフェラル・イメージ（.periph.jic）をプログラムした後は、PCIeリンクを使用しコア・イメージ（.core.rbf）をダウンロードする必要があります。JTAGポート経由でペリフェラル・イメージをロードした後、リンクは予期されるデータ・レートとリンク幅に到達するはずです。RWユーティリティを使用してPCIeリンクの状態を確認することができます。
CvPの機能性のプログラミングや検証を実行するには、この手順に従ってください。
  1. Arria 10 FPGA開発キットをDUT PCのPCI Expressスロットへ接続し、パワーをONにします。アルテラでは開発キットに含まれる外部電源の使用を推奨しています。
  2. ホストPC上で、Quartus Prime Toolsメニューを開きProgrammerを選択します
  3. USB BlasterがArria 10 FPGAを認識していることを確認するためにAuto Detectをクリックします
  4. ペリフェラル・イメージをプログラムするには、次のステップに従います。
    1. Arria 10デバイスを選択し、FileカラムでNoneを右クリックします
    2. .periph.jicファイルへ進みOpenをクリックします
    3. Program/Configure カラムで、10AX115S1E2やEPCQL1024といったデバイスを選択します
    4. StartをクリックしてEPCQL1024フラッシュにペリフェラル・イメージをプログラムします
    図 8. ペリフェラル・イメージをプログラムするオプションの選択画面
  5. .periph.jicのプログラム後、新しいペリフェラル・イメージがオンボード・フラッシュからFPGAにロードされるようFPGAの電源を再投入する必要があります。 ホストPCが新しいイメージでリンクを列挙するよう強制するには、DUT PCとArria 10 FPGA開発キットの電源を再投入します。
  6. リンク・ステータスの検証には、RWユーティリティや他のシステム・ソフトウェア・ドライバを使用することができます。期待されるリンク速度と幅を確認可能です。
  7. コア・イメージをプログラムするには、次のステップに従います。
    1. .core.rbfファイルを適切なQuartus Prime binインストール・ディレクトリへコピーします。システムが32ビットであるか64ビットであるかによって、フォルダは…./quartus/bin32と…./quartus/bin64に分かれます。
    2. WindowsでCommand Promptを開き、前の手順でファイルがコピーされた箇所にディレクトリを変更します
    3. 次のコマンドを入力してコア・イメージをプログラムします

      quartus_cvp --vid=<Vendor ID> --did=<Device ID> xxx.core.rbf

      このコマンドでは、Vendor IDとDevice IDの値は16進数であり、Hard IP for PCI Expressダイアログ・ボックスで指定されます。例：quartus_cvp --vid=1172 --did=e003 xxx.core.rbf

    4. 以下は、CvPのプログラミングが成功した場合の画面です
      図 9. コマンド・プロンプト・コンソール
レベル 2 の表題