Intel Agilex® 7可変精度DSPブロック・ユーザーガイド

ID 683037
日付 10/02/2023
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ドキュメント目次

3.1.5.1. シストリック・モード・ユーザー・ビューから可変精度ブロック・アーキテクチャー・ビューへのマッピング

次の図は、 Intel Agilex® 7可変精度DSPブロック (d) を使用してのシストリックFIRフィルター (a) の実装を示しています。ここでは、レジスターのリタイミングと加算器の再編成を行っています。レジスターBは、(b) に示されているとおり、チェーンイン、ayおよびax入力パスでシストリック・レジスターにリタイミングすることができます。レジスターのリタイミングの最終結果は (c) に示されています。次に、加算器の位置を再編成し、両方の乗算器の出力を合計します。(d) に示されているとおり、加算器の結果はチェーンアウト加算器に送信され、前のDSPブロックからのチェーンイン値と合計されます。

図 25. シストリック・モード・ユーザー・ビューから可変精度ブロック・アーキテクチャー・ビューへのマッピング