Intel Agilex® 7可変精度DSPブロック・ユーザーガイド

ダウンロード PDF
ID 683037
日付 10/02/2023
Public
ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7可変精度DSPブロックの概要 2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー 3. Intel Agilex® 7可変精度DSPブロックの演算モード 4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項 5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス 6. Multiply Adder Intel® FPGA IPコアのリファレンス 7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス 8. LPM_MULT Intel® FPGA IPコアのリファレンス 9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス 10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス 11. Intel Agilex® 7可変精度DSPブロック・ユーザーガイド・アーカイブ 12. Intel Agilex® 7可変精度DSPブロック・ユーザーガイドの改訂履歴
1. Intel Agilex® 7可変精度DSPブロックの概要 x
1.1. 機能 1.2. Intel Agilex® 7デバイスでサポートされる演算モード
1.2. Intel Agilex® 7デバイスでサポートされる演算モード x
1.2.1. 固定小数点演算 1.2.2. 浮動小数点演算
2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー x
2.1. 固定小数点演算 2.2. 浮動小数点演算
2.1. 固定小数点演算 x
2.1.1. 固定小数点演算の入力レジスターバンク 2.1.2. 固定小数点演算におけるパイプライン・レジスター 2.1.3. 固定小数点演算における前置加算器 2.1.4. 固定小数点演算における内部係数 2.1.5. 固定小数点演算における乗算器 2.1.6. 固定小数点演算における加算器または減算器 2.1.7. 固定小数点演算におけるアキュムレーター、チェーンアウト加算器、プリロード定数 2.1.8. 固定小数点演算におけるシストリック・レジスター 2.1.9. 固定小数点演算におけるダブル累算レジスター 2.1.10. 固定小数点演算における出力レジスターバンク
2.1.7. 固定小数点演算におけるアキュムレーター、チェーンアウト加算器、プリロード定数 x
2.1.7.1. 動的チェーンアウト
2.2. 浮動小数点演算 x
2.2.1. 浮動小数点演算の入力レジスターバンク 2.2.2. 浮動小数点演算におけるパイプライン・レジスター 2.2.3. 浮動小数点演算における乗算器 2.2.4. 浮動小数点演算における加算器または減算器 2.2.5. 浮動小数点演算における出力レジスターバンク 2.2.6. 浮動小数点演算における例外処理
3. Intel Agilex® 7可変精度DSPブロックの演算モード x
3.1. 固定小数点演算の演算モード 3.2. 浮動小数点演算の演算モード
3.1. 固定小数点演算の演算モード x
3.1.1. 独立乗算器モード 3.1.2. 4つの8 x 8 (符号なし) または9 x 9 (符号付き) 合計モード 3.1.3. 乗算器と加算器による合計モード 3.1.4. 独立複素乗算器 3.1.5. シストリックFIRモード
3.1.1. 独立乗算器モード x
3.1.1.1. 18 × 18または18 × 19独立乗算器 3.1.1.2. 27 × 27独立乗算器
3.1.4. 独立複素乗算器 x
3.1.4.1. 18 × 19乗算と36ビット入力の合計モード
3.1.5. シストリックFIRモード x
3.1.5.1. シストリック・モード・ユーザー・ビューから可変精度ブロック・アーキテクチャー・ビューへのマッピング 3.1.5.2. 18ビット・シストリックFIRモード 3.1.5.3. 27ビット・シストリックFIRモード
3.2. 浮動小数点演算の演算モード x
3.2.1. FP32単精度浮動小数点演算の機能 3.2.2. FP16半精度浮動小数点演算の機能 3.2.3. 複数の浮動小数点可変DSPブロックにおける機能
3.2.1. FP32単精度浮動小数点演算の機能 x
3.2.1.1. FP32乗算モード 3.2.1.2. 加算または減算モード 3.2.1.3. 乗累算モード 3.2.1.4. FP32ベクトル1モード 3.2.1.5. FP32ベクトル2モード
3.2.2. FP16半精度浮動小数点演算の機能 x
3.2.2.1. FP16でサポートされる精度の形式 3.2.2.2. 2つのFP16乗算の合計モード 3.2.2.3. 2つのFP16乗算の合計とFP32加算モード 3.2.2.4. 2つのFP16乗算の合計と累算モード 3.2.2.5. FP16ベクトル1モード 3.2.2.6. FP16ベクトル2モード 3.2.2.7. FP16ベクトル3モード
3.2.3. 複数の浮動小数点可変DSPブロックにおける機能 x
3.2.3.1. 積和または積差モード 3.2.3.2. ダイレクト・ベクトルドット積 3.2.3.3. 複素乗算
4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項 x
4.1. 固定小数点演算 4.2. 浮動小数点演算 4.3. Intel Agilex® 7デバイスにおけるDSPブロックのカスケード制約
4.1. 固定小数点演算 x
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.1.2. 固定小数点演算における内部係数と前置加算器 4.1.3. 固定小数点演算におけるアキュムレーター 4.1.4. 固定小数点演算における入力カスケード 4.1.5. チェーンアウト加算器
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.1.1.1. 入力レジスターの制約 4.1.1.2. パイプライン・レジスターの制約 4.1.1.3. それぞれの演算モードでサポートされるレジスター・コンフィグレーション
4.1.4. 固定小数点演算における入力カスケード x
4.1.4.1. 動的スキャンイン
4.2. 浮動小数点演算 x
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.2.2. チェーンアウト加算器
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.2.1.1. FP32演算モードでサポートされるレジスター・コンフィグレーション 4.2.1.2. FP16演算モードでサポートされるレジスター・コンフィグレーション
5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス x
5.1. Native Fixed Point DSP Intel Agilex® FPGA IPリリース情報 5.2. サポートされる演算モード 5.3. 固定小数点演算の最大入力データ幅 5.4. 固定小数点演算の最大出力データ幅 5.5. Native Fixed Point DSP IPのパラメーター化 5.6. Native Fixed Point DSP Intel Agilex® FPGA IPの信号 5.7. IPの移行
5.3. 固定小数点演算の最大入力データ幅 x
5.3.1. 18 x 18 + 36モードでの36ビット未満のオペランド使用例
5.5. Native Fixed Point DSP IPのパラメーター化 x
5.5.1. Operation Modeタブ 5.5.2. Input Cascadeタブ 5.5.3. Pre-adderタブ 5.5.4. Internal Coefficientタブ 5.5.5. アキュムレーター/出力チェーン 5.5.6. パイプライン 5.5.7. クリア信号
5.6. Native Fixed Point DSP Intel Agilex® FPGA IPの信号 x
5.6.1. 4つの9 × 9合計モードの信号 5.6.2. 18 × 18フルモードの信号 5.6.3. 2つの18 × 18合計モードの信号 5.6.4. 18 × 18 + 36モードの信号 5.6.5. 18 × 18シストリック・モードの信号 5.6.6. 27 × 27モードの信号
6. Multiply Adder Intel® FPGA IPコアのリファレンス x
6.1. Multiply Adder Intel® FPGA IPリリース情報 6.2. 機能 6.3. パラメーター 6.4. 信号
6.2. 機能 x
6.2.1. 前置加算器 6.2.2. シストリック遅延レジスター 6.2.3. プリロード定数 6.2.4. ダブル・アキュムレーター
6.2.1. 前置加算器 x
6.2.1.1. 前置加算器シンプルモード 6.2.1.2. 前置加算器係数モード 6.2.1.3. 前置加算器入力モード 6.2.1.4. 前置加算器平方モード 6.2.1.5. 前置加算器定数モード
6.3. パラメーター x
6.3.1. Generalタブ 6.3.2. Extra Modesタブ 6.3.3. Multipliersタブ 6.3.4. Preadderタブ 6.3.5. Accumulatorタブ 6.3.6. Systolic/Chainoutタブ 6.3.7. Pipeliningタブ
7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス x
7.1. ALTMULT_COMPLEX Intel® FPGA IPリリース情報 7.2. 機能 7.3. 複素乗算 7.4. パラメーター 7.5. 信号
8. LPM_MULT Intel® FPGA IPコアのリファレンス x
8.1. LPM_MULT Intel® FPGA IPリリース情報 8.2. 機能 8.3. パラメーター 8.4. 信号
8.3. パラメーター x
8.3.1. Generalタブ 8.3.2. General 2タブ 8.3.3. Pipeliningタブ
9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス x
9.1. LPM_DIVIDE Intel® FPGA IPリリース情報 9.2. 機能 9.3. Verilog HDLプロトタイプ 9.4. VHDLのコンポーネント宣言 9.5. VHDL LIBRARY_USE宣言 9.6. ポート 9.7. パラメーター
9.7. パラメーター x
9.7.1. Generalタブ 9.7.2. General1タブ
10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス x
10.1. Native Floating Point DSP Intel Agilex® FPGA IPリリース情報 10.2. Native Floating Point DSP Intel Agilex® FPGA IPコアでサポートされる演算モード 10.3. Native Floating Point DSP Intel Agilex® FPGA IPのパラメーター化 10.4. Native Floating Point DSP Intel Agilex® FPGA IPコアの信号 10.5. IPの移行
10.3. Native Floating Point DSP Intel Agilex® FPGA IPのパラメーター化 x
10.3.1. Generalタブ 10.3.2. Registersタブ
10.4. Native Floating Point DSP Intel Agilex® FPGA IPコアの信号 x
10.4.1. FP32乗算モードの信号 10.4.2. FP32加算または減算モードの信号 10.4.3. FP32乗算と加算または減算モードの信号 10.4.4. FP32乗算と累算モードの信号 10.4.5. FP32ベクトル1モードおよびベクトル2モードの信号 10.4.6. 2つのFP16乗算の合計モードの信号 10.4.7. 2つのFP16乗算の合計とFP32加算モードの信号 10.4.8. 2つのFP16乗算の合計と累算モードの信号 10.4.9. FP16ベクトル1モードおよびベクトル2モードの信号 10.4.10. FP16ベクトル3モードの信号
1. Intel Agilex® 7可変精度DSPブロックの概要
2. Intel Agilex® 7可変精度DSPブロックのアーキテクチャー
3. Intel Agilex® 7可変精度DSPブロックの演算モード
4. Intel Agilex® 7可変精度DSPブロックにおけるデザインの考慮事項
5. Native Fixed Point DSP Intel Agilex® FPGA IPコアのリファレンス
6. Multiply Adder Intel® FPGA IPコアのリファレンス
7. ALTMULT_COMPLEX Intel® FPGA IPコアのリファレンス
8. LPM_MULT Intel® FPGA IPコアのリファレンス
9. LPM_DIVIDE Intel® FPGA IPコアのリファレンス
10. Native Floating Point DSP Intel Agilex® FPGA IPのリファレンス
11. Intel Agilex® 7可変精度DSPブロック・ユーザーガイド・アーカイブ
12. Intel Agilex® 7可変精度DSPブロック・ユーザーガイドの改訂履歴

6.4. 信号

次の表は、Multiply Adder Intel® FPGA IP コアの入力信号と出力信号を示しています。

表 91.   Multiply Adder Intel® FPGA IP の入力信号
信号 必須 詳細
dataa_0[]/dataa_1[]/dataa_2[]/dataa_3[] はい 乗算器へのデータ入力です。入力ポートの幅は [NUMBER_OF_MULTIPLIERS * WIDTH_A - 1 … 0] です。
datab_0[]/datab_1[]/datab_2[]/datab_3[] はい 乗算器へのデータ入力です。入力信号の幅は [NUMBER_OF_MULTIPLIERS * WIDTH_B - 1 … 0] です。
datac_0[] /datac_1[]/datac_2[]/datac_3[] いいえ 乗算器へのデータ入力です。入力信号の幅は [NUMBER_OF_MULTIPLIERS * WIDTH_C - 1, … 0] です。

Select preadder mode に INPUT を選択している場合に、これらの信号は有効になります。

clock[1:0] いいえ 対応するレジスターへのクロック入力ポートです。この信号は、IPコア内の任意のレジスターで使用することができます。
aclr[1:0] いいえ 対応するレジスターへの非同期クリア入力です。
sclr[1:0] いいえ 対応するレジスターへの同期クリア入力です。
ena[1:0] いいえ 対応するレジスターへのイネーブル信号入力です。
signa いいえ 乗算器入力Aの数値表現を指定します。signa 信号がHighの場合、乗算器は乗算器入力A信号を符号付きの数値として扱います。signa 信号がLowの場合、乗算器は乗算器入力A信号を符号なしの数値として扱います。

What is the representation format for Multipliers A inputs パラメーターに VARIABLE を選択している場合に、この信号は有効になります。

signb いいえ 乗算器入力B信号の数値表現を指定します。signb 信号がHighの場合、乗算器は乗算器入力B信号を符号付きの2の補数として扱います。signb 信号がLowの場合、乗算器は乗算器入力B信号を符号なしの数値として扱います。
scanina[] いいえ スキャンチェーンAの入力です。入力信号の幅は [WIDTH_A - 1, ... 0] です。INPUT_SOURCE_A パラメーターの値が SCANA の場合は、scanina[] 信号が必要です。
accum_sload いいえ アキュムレーターの値を定数にするかを動的に指定します。accum_sload 信号がLowの場合、乗算器の出力がアキュムレーターにロードされます。accum_sload と sload_accum を同時に使用しないでください。
sload_accum いいえ アキュムレーターの値を定数にするかを動的に指定します。sload_accum信号がHighの場合、乗算器の出力がアキュムレーターにロードされます。accum_sload と sload_accum を同時に使用しないでください。
chainin[] いいえ 前の段階からの加算結果入力バスです。入力信号の幅は [WIDTH_CHAININ - 1, … 0] です。
addnsub1 いいえ 乗算器の1つ目のペアからの出力に加算または減算を行います。addnsub1 信号に1を入力すると、1つ目の乗算器ペアからの出力が加算されます。addnsub1 信号に0を入力すると、1つ目の乗算器ペアからの出力が減算されます。
addnsub3 いいえ 乗算器の1つ目のペアからの出力に加算または減算を行います。addnsub3 信号に1を入力すると、2つ目の乗算器ペアからの出力が加算されます。addnsub3 信号に0を入力すると、1つ目の乗算器ペアからの出力が減算されます。
coefsel0[] いいえ 1つ目の乗算器への係数入力信号 [0:3] です。
coefsel1[] いいえ 2つ目の乗算器への係数入力信号 [0:3] です。
coefsel2[] いいえ 3つ目の乗算器への係数入力信号 [0:3] です。
coefsel3[] いいえ 4つ目の乗算器への係数入力信号 [0:3] です。
表 92.   Multiply Adder Intel® FPGA IPの出力信号
信号 必須 詳細
result [] はい 乗算器の出力信号です。出力信号の幅は [WIDTH_RESULT - 1 … 0] です。
scanouta [] いいえ スキャンチェーンAの出力です。出力信号の幅は [WIDTH_A - 1..0] です。

乗算器の数が2以上で、What is the input A of the multiplier connected to パラメーターに Scan chain input を選択している場合に、この信号は有効になります。

レベル 2 の表題