Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ

ダウンロード PDF
ID 683780
日付 10/07/2024
Public
ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 FシリーズおよびIシリーズ汎用I/Oの概要 2. Agilex™ 7 FシリーズおよびIシリーズ GPIOバンク 3. Agilex™ 7 FシリーズおよびIシリーズHPS I/Oバンク 4. Agilex™ 7 FシリーズおよびIシリーズSDM I/Oバンク 5. Agilex™ 7 FシリーズおよびIシリーズ I/Oのトラブルシューティング・ガイドライン 6. Agilex™ 7 FシリーズおよびIシリーズ汎用I/O IP 7. プログラム可能なI/O機能の説明 8. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの関連資料 9. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズアーカイブ 10. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ改訂履歴
1. Agilex™ 7 FシリーズおよびIシリーズ汎用I/Oの概要 x
1.1. パッケージの選択とI/Oバーティカル・マイグレーション・サポート 1.2. I/Oバンクの種類
2. Agilex™ 7 FシリーズおよびIシリーズ GPIOバンク x
2.1. GPIOバンクの概要 2.2. GPIOの機能 2.3. GPIO実装ガイド 2.4. GPIO終端 2.5. GPIOのデザイン・ガイドライン 2.6. GPIOのシミュレーション
2.1. GPIOバンクの概要 x
2.1.1. GPIOバンクの構造 2.1.2. GPIOバッファーとレジスター
2.2. GPIOの機能 x
2.2.1. GPIOバンクでサポートされるI/O規格 2.2.2. GPIOバッファーの動作 2.2.3. GPIOバンクのプログラム可能なI/Oエレメントの機能
2.2.3. GPIOバンクのプログラム可能なI/Oエレメントの機能 x
2.2.3.1. ガイドライン: プログラム可能な出力スルーレート・コントロール 2.2.3.2. ガイドライン: プログラム可能なオープンドレイン出力 2.2.3.3. ガイドライン: プログラム可能なバスホールド 2.2.3.4. ガイドライン: プログラム可能なプルアップ抵抗 2.2.3.5. ガイドライン: プログラム可能なデエンファシス
2.3. GPIO実装ガイド x
2.3.1. Quartus® Prime Assignment EditorでのI/Oの割り当て 2.3.2. Quartus® Prime Pin PlannerでのピンのI/O規格の割り当て
2.3.1. Quartus® Prime Assignment EditorでのI/Oの割り当て x
2.3.1.1. Quartus® Prime Assignment EditorでのピンのI/O規格の割り当て 2.3.1.2. Quartus® Prime Assignment Editorでのプログラム可能なIOE機能の割り当て 2.3.1.3. GPIOのプログラム可能なIOE機能の割り当て名と設定
2.4. GPIO終端 x
2.4.1. FシリーズおよびIシリーズデバイスにおけるシングルエンドI/O終端 2.4.2. 真の差動信号I/O終端
2.4.1. FシリーズおよびIシリーズデバイスにおけるシングルエンドI/O終端 x
2.4.1.1. シングルエンドI/O規格のオンチップ終端 2.4.1.2. OCTキャリブレーション・ブロック 2.4.1.3. シングルエンドI/O規格の外部終端 2.4.1.4. シングルエンドI/O終端の実装ガイド
2.4.1.1. シングルエンドI/O規格のオンチップ終端 x
2.4.1.1.1. RS OCT 2.4.1.1.2. RT OCT 2.4.1.1.3. ダイナミックOCT
2.4.1.4. シングルエンドI/O終端の実装ガイド x
2.4.1.4.1. Assignment EditorでのOCTのコンフィグレーション 2.4.1.4.2. OCT機能の割り当て名と設定
2.4.2. 真の差動信号I/O終端 x
2.4.2.1. 真の差動信号I/O規格のOCT終端 2.4.2.2. 真の差動信号I/O規格の外部終端
2.4.2.1. 真の差動信号I/O規格のOCT終端 x
2.4.2.1.1. Assignment Editorでの差動入力RD OCTのコンフィグレーション 2.4.2.1.2. ガイドライン: 差動入力RD OCT
2.5. GPIOのデザイン・ガイドライン x
2.5.1. VREFソースと VREF ピン 2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装 2.5.3. OCTキャリブレーション・ブロックの要件 2.5.4. I/Oピンの配置要件 2.5.5. I/O規格の選択とI/Oバンク供給電圧の互換性チェック 2.5.6. 同時スイッチング・ノイズ 2.5.7. 特殊ピンの要件 2.5.8. 外部メモリー・インターフェイスのピン配置要件 2.5.9. HPS共有I/Oの要件 2.5.10. クロック要件 2.5.11. SDM共有I/Oの要件 2.5.12. 未使用ピン 2.5.13. 未使用GPIOバンクにおける 電圧設定 2.5.14. 電源シーケンスにおけるGPIOピン 2.5.15. GPIO入力ピンのドライブ強度要件 2.5.16. 最大DC電流の制約 2.5.17. 1.2V I/Oインターフェイスの電圧レベル互換性 2.5.18. Avalonストリーミング・インターフェイス・コンフィグレーション・スキームのGPIOピン 2.5.19. I/Oレーンあたりの真の差動信号の最大レシーバーペア
2.6. GPIOのシミュレーション x
2.6.1. IBISモデル - GPIOのサポート 2.6.2. HSPICE* モデル 2.6.3. ネット長レポート
3. Agilex™ 7 FシリーズおよびIシリーズHPS I/Oバンク x
3.1. HPS I/Oバンクの概要 3.2. HPS I/O機能 3.3. HPS I/O実装ガイド 3.4. HPS I/Oのデザイン・ガイドライン 3.5. HPS I/Oのシミュレーション
3.2. HPS I/O機能 x
3.2.1. HPS I/OバンクでサポートされるI/O規格 3.2.2. HPS I/Oバッファーの動作 3.2.3. HPS I/Oバンクのプログラム可能なI/Oエレメントの機能
3.3. HPS I/O実装ガイド x
3.3.1. HPS I/Oに向けたオープンドレイン機能のコンフィグレーション 3.3.2. HPS I/Oに向けたI/O遅延機能のコンフィグレーション 3.3.3. Quartus® Prime Assignment EditorでのI/Oの割り当て 3.3.4. Quartus® Prime Pin PlannerでのピンのI/O規格の割り当て
3.3.3. Quartus® Prime Assignment EditorでのI/Oの割り当て x
3.3.3.1. Quartus® Prime Assignment Editorでのプログラム可能なIOE機能の割り当て 3.3.3.2. HPS I/Oのプログラム可能なIOE機能の割り当て名と設定
3.4. HPS I/Oのデザイン・ガイドライン x
3.4.1. 未使用ピン 3.4.2. 電源シーケンスにおけるHPS I/Oピン 3.4.3. HPS共有I/Oの要件
3.5. HPS I/Oのシミュレーション x
3.5.1. IBISモデル - HPS I/Oのサポート 3.5.2. ネット長レポート
4. Agilex™ 7 FシリーズおよびIシリーズSDM I/Oバンク x
4.1. SDM I/Oバンクの概要 4.2. SDM I/O機能 4.3. SDM I/Oのデザイン・ガイドライン 4.4. SDM I/Oのシミュレーション
4.2. SDM I/O機能 x
4.2.1. SDM I/OバンクでサポートされるI/O規格 4.2.2. SDM I/Oバッファーの動作 4.2.3. コンフィグレーション・ピンのI/O規格と機能
4.3. SDM I/Oのデザイン・ガイドライン x
4.3.1. 未使用ピン 4.3.2. 電源シーケンスにおけるSDM I/Oピン
4.4. SDM I/Oのシミュレーション x
4.4.1. IBISモデル - SDM I/Oのサポート 4.4.2. ネット長レポート
6. Agilex™ 7 FシリーズおよびIシリーズ汎用I/O IP x
6.1. GPIO Intel® FPGA IP 6.2. OCT Intel® FPGA IP
6.1. GPIO Intel® FPGA IP x
6.1.1. GPIO Intel® FPGA IPリリース情報 6.1.2. GPIO Intel® FPGA IPの生成 6.1.3. GPIO Intel® FPGA IPのパラメーター設定 6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 6.1.5. GPIO Intel® FPGA IPのアーキテクチャー 6.1.6. リソース使用率とデザイン・パフォーマンスの検証 6.1.7. GPIO Intel® FPGA IPのタイミング 6.1.8. GPIO Intel® FPGA IPのデザイン例
6.1.2. GPIO Intel® FPGA IPの生成 x
6.1.2.1. インテルFPGA IP生成時の出力
6.1.3. GPIO Intel® FPGA IPのパラメーター設定 x
6.1.3.1. ガイドライン: マイグレーションされるIPにおける datain_h ポートと datain_l ポートの入れ替え
6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 x
6.1.4.1. 共有信号 6.1.4.2. データ・インターフェイスのデータビット順序 6.1.4.3. 入力バスと出力バスの上位ビットおよび下位ビット 6.1.4.4. データ・インターフェイス信号と対応するクロック
6.1.5. GPIO Intel® FPGA IPのアーキテクチャー x
6.1.5.1. GPIO Intel® FPGA IPのデータパス 6.1.5.2. レジスターのパッキング
6.1.5.1. GPIO Intel® FPGA IPのデータパス x
6.1.5.1.1. 入力パス 6.1.5.1.2. 出力パスと出力イネーブルパス
6.1.7. GPIO Intel® FPGA IPのタイミング x
6.1.7.1. タイミング・コンポーネント 6.1.7.2. 遅延要素 6.1.7.3. タイミング解析 6.1.7.4. タイミング・クロージャーのガイドライン
6.1.7.3. タイミング解析 x
6.1.7.3.1. シングル・データレートの入力レジスター 6.1.7.3.2. フルレートまたはハーフレートDDIOの入力レジスター 6.1.7.3.3. シングル・データレートの出力レジスター 6.1.7.3.4. フルレートまたはハーフレートDDIOの出力レジスター
6.1.8. GPIO Intel® FPGA IPのデザイン例 x
6.1.8.1. GPIO Intel® FPGA IPの合成可能な Quartus® Primeデザイン例 6.1.8.2. GPIO Intel® FPGA IPシミュレーション・デザイン例
6.2. OCT Intel® FPGA IP x
6.2.1. リリース情報 6.2.2. OCT Intel® FPGA IPの生成 6.2.3. OCT Intel® FPGA IPのパラメーター設定 6.2.4. OCT Intel® FPGA IPの信号 6.2.5. QSF割り当て 6.2.6. OCT Intel® FPGA IPのアーキテクチャー 6.2.7. OCT Intel® FPGA IPのデザイン例
6.2.2. OCT Intel® FPGA IPの生成 x
6.2.2.1. インテルFPGA IP生成時の出力
6.2.7. OCT Intel® FPGA IPのデザイン例 x
6.2.7.1. Quartus® Primeデザイン例の生成
7. プログラム可能なI/O機能の説明 x
7.1. プログラム可能なプリエンファシス 7.2. プログラム可能なデエンファシス 7.3. プログラム可能な差動出力電圧
1. Agilex™ 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Agilex™ 7 FシリーズおよびIシリーズ GPIOバンク
3. Agilex™ 7 FシリーズおよびIシリーズHPS I/Oバンク
4. Agilex™ 7 FシリーズおよびIシリーズSDM I/Oバンク
5. Agilex™ 7 FシリーズおよびIシリーズ I/Oのトラブルシューティング・ガイドライン
6. Agilex™ 7 FシリーズおよびIシリーズ汎用I/O IP
7. プログラム可能なI/O機能の説明
8. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの関連資料
9. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズアーカイブ
10. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ改訂履歴

10. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ改訂履歴

ドキュメント・バージョン Quartus® Primeのバージョン 変更内容
2024.10.07 24.3
  • 図: デバイス間のマイグレーション機能 - 暫定版を更新し、R3184Eパッケージを追加しました。
  • 遅延要素を更新しました。
  • GPIOバッファーの動作で、VCCIO_PIOはリアルタイムのオンボード電圧供給を指していることを明確にしました。
  • HPS I/Oバッファーの動作で、VCCIO_HPSはリアルタイムのオンボード電圧供給を指していることを明確にしました。
  • SDM I/Oバッファーの動作で、VCCIO_SDMはリアルタイムのオンボード電圧供給を指していることを明確にしました。
2024.07.08 24.2
  • 真の差動信号I/O終端を更新し、RD OCTに関する記述を追加しました。
  • 表 Quartus® Prime のI/O実装ツールで、新しいツールを追加しました。
  • 新しい項のHPS I/Oに向けたI/O遅延機能のコンフィグレーションを追加しました。
  • HPS I/O機能の項に、HPS I/Oバッファーで新たにさポートされる機能を追加しました。
  • I/Oピンの配置要件を更新し、x4 DQグループの内容をより明確にしました。
2024.02.09 23.4
  • ドキュメント全体を更新し、プログラム可能なプルアップ抵抗とプログラム可能なバスホールド機能は入力ピンと双方向ピンでのみサポートされることを明確にしました。
  • I/Oピンの配置要件の項を更新し、入力クロックイネーブル信号と出力クロックイネーブル信号を分割できないことを明確にしました。
2023.10.31 23.3 パッケージR2340A (Fタイル×1) を追加しました。
2023.07.04 23.2 VREFソースと VREF ピンに関するガイドラインを更新し、このガイドラインは入力にのみ適用されることを明確にしました。
2023.04.19 23.1 パッケージR3184BをAGI 041デバイスに追加しました。
2023.02.20 22.4
  • AGI 041デバイスを追加しました。
  • パッケージR3184Aを追加しました。
  • 製品ファミリー名を「Intel Agilex 7」に更新しました。
  • ドキュメントのタイトルを インテル® Agilex™ FシリーズおよびIシリーズ汎用I/Oユーザーガイドから、 Intel® Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズに変更しました。
2022.09.29 22.3
  • GPIOバンクのRS OCTで選択可能なI/O規格を一覧にしている表で、1.2V LVCMOS I/O規格のキャリブレーションありのRS OCT値を削除しました。
  • VREFソースと VREF ピンのガイドラインで、内部VREFは外部メモリー・インターフェイスでのみサポートされることを明確にしました。
2022.06.14 22.1 パッケージR3184Aを削除しました。
2022.03.28 22.1
  • ドキュメントを再構成および改訂し、参照のしやすさとモジュール性を向上させました。
  • ドキュメントのタイトルを インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドから、 インテル® Agilex™ FシリーズおよびIシリーズ汎用I/Oユーザーガイドに変更しました。
  • LVDS SERDESセクションを新しいドキュメント、 Intel® Agilex™ F-Series and I-Series LVDS SERDES User Guideに移しました。
  • バーティカル・マイグレーション・サポートの図を次のように更新しました。
    • インテル® Agilex™ AGI 035およびAGI 040製品ラインを追加しました。
    • パッケージF2581AをR2581Aに、R1935AをR1805Aに変更しました。
  • GPIOバンクのプログラム可能なI/Oエレメントの機能を一覧にしている項で、SSTL-12 I/O規格のスルーレート・コントロール設定を更新しました。
  • Assignment Editorの機能一覧から「プログラム可能なオープンドレイン出力」を削除しました。オープンドレイン機能は、GPIO Intel® FPGA IPパラメーター・エディターを使用してオンにすることができます。
  • IBISモデルに関する項を追加しました。
  • VREFソースと VREF ピンに関する項で、POD12 I/O規格と他の電圧リファレンス形式のI/O規格を同じI/Oレーンに混在させることができないことを明確にしました。
  • シングル・データレート出力レジスターに関する項で、出力クロック名を sdr_out_clk から sdr_out_outclk に訂正しました。
  • 真の差動信号レシーバーペアの配置例を示す図を更新し、より明確になるようにしました。
  • HPS I/Oのプログラム可能なIOE機能の割り当て名と設定を一覧にしている項で、サポートされているスルーレート値を更新しました。
  • ユーザーガイドのアーカイブセクションを削除しました。このユーザーガイドの最新バージョンと以前のバージョンについては、 インテル® Agilex™ FシリーズおよびIシリーズ汎用I/Oユーザーガイドを参照してください。
2021.10.29 21.3
  • I/Oバッファーの動作に関する項を更新し、パワーアップ、パワーダウン、および電源オフの状態に関する詳細を追加しました。
  • 電源シーケンスにおけるGPIOバンク、HPSバンク、およびSDMバンクのI/Oピンに関するガイドラインを更新しました。
  • さまざまなコンフィグレーション・スキームにおけるコンフィグレーション・ピンのI/O規格と機能を一覧にするセクションを追加しました。
  • コンフィグレーション・ピンのI/O規格と機能を一覧にする表を削除しました。
2021.10.04 21.3
  • パッケージの選択とI/Oのバーティカル・マイグレーションに関する情報を更新しました。
  • プログラム可能なデエンファシスに関する項を更新しました。
    • デエンファシスの効果は現在、インターフェイス・クロック周波数に応じて1UIまたは0.5UIで信号に表れます。
    • コンテンツを再編成し、参照を容易にしています。
  • GPIO IPのバージョンを21.0.0に更新しました。
  • NCSimのサポートを削除しました。
2021.07.15 21.2 シングルエンドGPIO入力パスの簡略図を更新し、dout[0] を dout[3] に、dout[3] を dout[0] にしています。
2021.04.05 21.1
  • バーティカル・マイグレーションの表を次のように更新しました。
    • AGF 004製品ラインを削除しました。
    • F1149A、R1615A、R2013A、R2470A、R3179C、R2581A、R3179B、およびR3179Aパッケージを削除しました。
    • R1546A、R2340A、R3184C、F2581A、R3184B、およびR3184Aパッケージを追加しました。
  • Hタイルと3V I/Oのサポートを削除しました。
  • インテル® Agilex™ AGF 014 FPGAを削除しました。
  • POD-12および差動POD-12 I/O規格のデフォルト設定を「High」から「Off」に更新しました。
  • シュミットトリガー入力バッファー機能に関する項を追加しました。
  • シュミットトリガー入力バッファーの割り当て設定を追加しました。
  • 0V、1.2V、または1.5Vを未使用のI/Oバンクの VCCIO_PIO ピンに割り当てるサポートを追加しました。
  • I/Oバンク構造を示す図を更新し、より明確になるようにしています。また、3V I/Oを削除しました。
  • GPIOおよびLVDS SERDES IPのIPバージョンを20.0.0に更新しました。
2020.09.28 20.3
  • 次の項に、3V HタイルI/O情報を追加しました。
    • 汎用I/OおよびLVDS SERDESの概要
    • インテル® Agilex™ I/Oおよび差動I/Oバッファー
    • I/Oバンク
    • サポートされるI/O規格
    • インテル® Agilex™ デバイスのプログラム可能なI/Oエレメント (IOE) の機能
    • シングルエンドI/O規格のOCT終端
    • RS OCT
    • シングルエンドI/O規格の外部終端
    • 入力パス
    • GPIO Intel FPGA IPのアーキテクチャー
  • I/Oバッファーの動作で、パワーダウン時のピンの信号の電圧レベルを更新しました。
  • サポートされる使用モードとI/OサブバンクのIPインスタンス数の表を更新し、IPインスタンスあたりのトランスミッター・チャネルとレシーバーチャネルの最大数を明確にしました。
  • 次の表で、lvds_clk 信号と ext_lvds_clk 信号の幅を更新しました。
    • 例: IOPLL IPを使用した出力クロックの生成 (非DPAモードのレシーバー)
    • 例: IOPLL IPを使用した出力クロックの生成 (DPAまたはソフトCDRモードのレシーバー)
    • 例: トランスミッター/レシーバー・チャネルに向けた共有IOPLL IPを使用した出力クロックの生成 (DPAまたはソフトCDRモードのレシーバー)
  • 次の項で、複数のI/Oバンク機能に広がるトランスミッターに関する情報を削除しました。
    • 外部PLLモードのIOPLLパラメーター値
    • 外部PLLモードでの インテル® Agilex™ LVDSインターフェイス
  • IOPLL IPとLVDS SERDES IP間の信号インターフェイスの表で、IOPLL IPの設定を更新しました。
  • IOPLL IPを備えたソフトCDR LVDSレシーバー・インターフェイス (同じサブバンク内にLVDSトランスミッターあり) の図を更新しました。
  • I/Oのデザイン・ガイドラインの章に、次のガイドラインの項を追加しました。
    • 未使用のI/Oバンクにおける電圧設定
    • GPIO入力ピンのドライブ強度要件
    • Observe Device Absolute Maximum Rating for 3.0 V Interfacing
    • Use Only One Voltage for All 3 V I/O Banks
    • I/Oレーンあたりの真の差動信号の最大レシーバーペア
    • Do Not Drive 3 V I/O Pins During Power Sequencing
  • LVDS SERDES Intel FPGA IPのバージョンを19.5.0に更新し、次の変更を加えました。
    • IPの消費電力を改善しました。
    • General Settingsタブの表で、Duplex Feature パラメーターを削除しました。
    • PLL Settingsタブの表で、FPGA/PLL speed grade の条件を更新しました。
  • GPIOデバッグ・ガイドラインの表と高速SERDES I/Oデバッグ・ガイドラインの表に、簡単な説明を追加しました。
2020.06.22 20.2
  • Intel® Agilex™ 製品ラインにおけるマイグレーシ機能 - 暫定版の画像で、R2560A の名前をR2581A に変更しました。
  • インテル® Agilex™ GPIOバンクにおけるプログラム可能なIOE機能の設定の表、およびプログラム可能なデエンファシスのセクションで、プログラム可能なデエンファシス機能はFastスルーレート設定を使用する場合にのみ利用可能なことを明確にしました。
  • Avalon-STコンフィグレーション・スキームのGPIOピンのガイドラインに関する項を新しく追加しました。
  • トラブルシューティング・ガイドラインの項を追加しました。
  • 次のKDBリンクをトランスミッター・チャネル間スキュー、およびレシーバー・スキュー・マージンの項に追加しました。
    • LVDS SERDES Intel® FPGA IP SDCの「TCCS Report」で無効なTCCS値が報告される理由
  • GPIO Intel FPGA IPリリース情報、 OCT Intel FPGA IPリリース情報、および LVDS SERDES Intel FPGA IPリリース情報の項で、リリースノートのリンクを追加しました。
2020.04.13 20.1
  • インテル® Agilex™ GPIOバンクにおけるプログラム可能なIOE機能の設定の表を更新し、GPIOおよびEMIF実装のデフォルト・スルーレート設定に対応しています。
  • プログラム可能な出力スルーレート・コントロールの項を更新し、デザインの実装ごとの異なるスルーレート設定を指定しました。
  • プログラム可能なオープンドレイン出力の項で、HSPICEシミュレーションを使用して出力電圧を検証する推奨事項を削除しました。
  • 外部I/O終端の項で、ガイドラインを更新しました。
  • 外部I/O終端に、1.2V VCCIO_PIOのAC結合外部終端例の図を追加しました。
  • I/Oのシミュレーションの項に、シミュレーション・モデルの説明の表を追加しました。
  • ユーザーモードのOCTの項で、ユーザーモード・キャリブレーションにおけるOCT Intel FPGA IPとGPIO Intel FPGA IPの接続を更新しました。
  • QSF割り当ての表に、RZQ_GROUP QSF割り当ての説明を追加しました。
  • QSF割り当ての項に、OCTブロックとプリミティブI/Oバッファーの接続図を追加しました。
  • 電源シーケンスにおけるGPIOピンのガイドラインのセクション名を電源シーケンスにおけるGPIO、HPS、およびSDMバンクのI/Oピンのガイドラインに変更し、GPIO、HPS、およびSDM I/Oピンのガイドラインを更新しました。
  • LVDS SERDES Intel FPGA IPバージョン19.4.0に関する情報を更新しました。
    • IPを備えた非DPAまたはDPA LVDSレシーバー・インターフェイス (同じサブバンク内にLVDSトランスミッターあり) の図、IPを備えたソフトCDR LVDSレシーバー・インターフェイス (同じサブバンク内にLVDSトランスミッターあり) の図、およびIPを備えたLVDSトランスミッター・インターフェイスの図で、pll_areset 信号の接続を更新しました。
    • LVDS SERDES IPの外部PLL信号および IOPLLおよびLVDS SERDES IPの信号インターフェイスの表に、ext_pll_locked 信号の説明を追加しました。
    • DPA ModeでのLVDS SERDES IPの初期化およびNon-DPA ModeでのLVDS SERDES IPの初期化の項に、ext_pll_locked 信号と pll_locked 信号のアサート間の遅延に関する注記を追加しました。
2019.12.16 19.4
  • GPIO Intel FPGA IPバージョン19.3.0の情報を更新しました。
    • seriesterminationcontrol および parallelterminationcontrol 信号を terminationcontrol 信号に変更しました。
  • OCTキャリブレーション・ブロックの項で、混合I/O規格のキャリブレーション・ブロックに関する説明を更新しました。
  • LVDS SERDES Intel FPGA IPバージョン19.3.0についての情報を追加しました。
  • 配置要件の項に、ピンアウトファイルにおける1つの×4 DQグループでのOE信号、リセット信号、およびクロックイネーブル信号の共有例の図を追加しました。
  • I/Oのデザイン・ガイドラインの章に、同時スイッチング・ノイズおよびクロック要件の項を追加しました。
  • LVDS SERDESのデザイン・ガイドラインの章に、LVDSトランスミッターおよびレシーバーの同じI/Oバンク内への配置および外部PLLの使用の項を追加しました。
  • OCT Intel FPGA IPバージョン19.3.0に関してデザイン例を生成する情報を追加しました。
  • ネット長レポートの項を追加しました。
2019.09.30 19.3
  • 差動信号名を1.5V真の差動信号から真の差動信号に変更しました。
  • インテル® Agilex™ GPIOバンクでサポートされるI/O規格の表に、VCCIO_PIO電圧の入力列と出力列を追加しました。
  • 各I/O規格の Quartus® Prime割り当て名を追加しました。
  • 次の項を追加しました。
    • インテル® Agilex™ デバイスのI/Oバッファーおよびレジスター
    • Quartus® Prime開発ソフトウェアでのI/O割り当てのコンフィグレーション
    • Assignment EditorでのI/O割り当てのコンフィグレーション
    • Pin PlannerでのI/O規格のコンフィグレーション
    • Assignment EditorでのOCTのコンフィグレーション
    • Assignment Editorでの差動入力RD OCTのコンフィグレーション
  • インテル® Agilex™ I/O終端の章を再構成しました。
  • RS OCTで選択可能なI/O規格の表で、デフォルトのRS OCTキャリブレーション値を更新しました。
  • OCTキャリブレーション・ブロックの項で、すべてのI/O規格に関して、OCTキャリブレーション・ブロックでサポートできるRSおよびRT OCT設定数についての説明を追加しました。
  • I/OおよびLVDS SERDESのデザイン・ガイドラインの章を再構成しました。
  • プログラム可能なデエンファシスの項に、次の図を追加しました。
    • デエンファシスはオフ: SSTLおよびHSTL I/O規格の信号減衰
    • 定インピーダンス・デエンファシス: SSTLおよびHSTL I/O規格の信号減衰
    • 低消費電力デエンファシス: SSTLおよびHSTL I/O規格の信号減衰
    • デエンファシスはオフ: POD12 I/O規格の信号減衰
    • 低消費電力デエンファシス: POD12 I/O規格の信号減衰
  • 最大DC電流の制約の項で、 Intel® Agilex™ デバイスの最大DC電流制約を削除しました。
  • Intel® Agilex™ I/Oのデザイン・ガイドラインに、OCTキャリブレーション・ブロックの要件の項を追加しました。
  • SDM共有I/Oの要件の項に、AVSTx16またはAVSTx32コンフィグレーション・スキームの使用に関する新しい制約を追加しました。
  • VREF ピンの最大リーク電流を4μAから8μAに変更しました。
  • GPIO Intel FPGA IPバージョン19.3.0についての情報を追加しました。
  • OCT Intel FPGA IPバージョン19.3.0についての情報を追加しました。
2019.04.02 19.1 初版
レベル 2 の表題