Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ

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ID 683780
日付 10/07/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 7 FシリーズおよびIシリーズ汎用I/Oの概要 2. Agilex™ 7 FシリーズおよびIシリーズ GPIOバンク 3. Agilex™ 7 FシリーズおよびIシリーズHPS I/Oバンク 4. Agilex™ 7 FシリーズおよびIシリーズSDM I/Oバンク 5. Agilex™ 7 FシリーズおよびIシリーズ I/Oのトラブルシューティング・ガイドライン 6. Agilex™ 7 FシリーズおよびIシリーズ汎用I/O IP 7. プログラム可能なI/O機能の説明 8. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの関連資料 9. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズアーカイブ 10. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ改訂履歴
1. Agilex™ 7 FシリーズおよびIシリーズ汎用I/Oの概要 x
1.1. パッケージの選択とI/Oバーティカル・マイグレーション・サポート 1.2. I/Oバンクの種類
2. Agilex™ 7 FシリーズおよびIシリーズ GPIOバンク x
2.1. GPIOバンクの概要 2.2. GPIOの機能 2.3. GPIO実装ガイド 2.4. GPIO終端 2.5. GPIOのデザイン・ガイドライン 2.6. GPIOのシミュレーション
2.1. GPIOバンクの概要 x
2.1.1. GPIOバンクの構造 2.1.2. GPIOバッファーとレジスター
2.2. GPIOの機能 x
2.2.1. GPIOバンクでサポートされるI/O規格 2.2.2. GPIOバッファーの動作 2.2.3. GPIOバンクのプログラム可能なI/Oエレメントの機能
2.2.3. GPIOバンクのプログラム可能なI/Oエレメントの機能 x
2.2.3.1. ガイドライン: プログラム可能な出力スルーレート・コントロール 2.2.3.2. ガイドライン: プログラム可能なオープンドレイン出力 2.2.3.3. ガイドライン: プログラム可能なバスホールド 2.2.3.4. ガイドライン: プログラム可能なプルアップ抵抗 2.2.3.5. ガイドライン: プログラム可能なデエンファシス
2.3. GPIO実装ガイド x
2.3.1. Quartus® Prime Assignment EditorでのI/Oの割り当て 2.3.2. Quartus® Prime Pin PlannerでのピンのI/O規格の割り当て
2.3.1. Quartus® Prime Assignment EditorでのI/Oの割り当て x
2.3.1.1. Quartus® Prime Assignment EditorでのピンのI/O規格の割り当て 2.3.1.2. Quartus® Prime Assignment Editorでのプログラム可能なIOE機能の割り当て 2.3.1.3. GPIOのプログラム可能なIOE機能の割り当て名と設定
2.4. GPIO終端 x
2.4.1. FシリーズおよびIシリーズデバイスにおけるシングルエンドI/O終端 2.4.2. 真の差動信号I/O終端
2.4.1. FシリーズおよびIシリーズデバイスにおけるシングルエンドI/O終端 x
2.4.1.1. シングルエンドI/O規格のオンチップ終端 2.4.1.2. OCTキャリブレーション・ブロック 2.4.1.3. シングルエンドI/O規格の外部終端 2.4.1.4. シングルエンドI/O終端の実装ガイド
2.4.1.1. シングルエンドI/O規格のオンチップ終端 x
2.4.1.1.1. RS OCT 2.4.1.1.2. RT OCT 2.4.1.1.3. ダイナミックOCT
2.4.1.4. シングルエンドI/O終端の実装ガイド x
2.4.1.4.1. Assignment EditorでのOCTのコンフィグレーション 2.4.1.4.2. OCT機能の割り当て名と設定
2.4.2. 真の差動信号I/O終端 x
2.4.2.1. 真の差動信号I/O規格のOCT終端 2.4.2.2. 真の差動信号I/O規格の外部終端
2.4.2.1. 真の差動信号I/O規格のOCT終端 x
2.4.2.1.1. Assignment Editorでの差動入力RD OCTのコンフィグレーション 2.4.2.1.2. ガイドライン: 差動入力RD OCT
2.5. GPIOのデザイン・ガイドライン x
2.5.1. VREFソースと VREF ピン 2.5.2. VCCIO_PIO電圧に基づくI/O規格の実装 2.5.3. OCTキャリブレーション・ブロックの要件 2.5.4. I/Oピンの配置要件 2.5.5. I/O規格の選択とI/Oバンク供給電圧の互換性チェック 2.5.6. 同時スイッチング・ノイズ 2.5.7. 特殊ピンの要件 2.5.8. 外部メモリー・インターフェイスのピン配置要件 2.5.9. HPS共有I/Oの要件 2.5.10. クロック要件 2.5.11. SDM共有I/Oの要件 2.5.12. 未使用ピン 2.5.13. 未使用GPIOバンクにおける 電圧設定 2.5.14. 電源シーケンスにおけるGPIOピン 2.5.15. GPIO入力ピンのドライブ強度要件 2.5.16. 最大DC電流の制約 2.5.17. 1.2V I/Oインターフェイスの電圧レベル互換性 2.5.18. Avalonストリーミング・インターフェイス・コンフィグレーション・スキームのGPIOピン 2.5.19. I/Oレーンあたりの真の差動信号の最大レシーバーペア
2.6. GPIOのシミュレーション x
2.6.1. IBISモデル - GPIOのサポート 2.6.2. HSPICE* モデル 2.6.3. ネット長レポート
3. Agilex™ 7 FシリーズおよびIシリーズHPS I/Oバンク x
3.1. HPS I/Oバンクの概要 3.2. HPS I/O機能 3.3. HPS I/O実装ガイド 3.4. HPS I/Oのデザイン・ガイドライン 3.5. HPS I/Oのシミュレーション
3.2. HPS I/O機能 x
3.2.1. HPS I/OバンクでサポートされるI/O規格 3.2.2. HPS I/Oバッファーの動作 3.2.3. HPS I/Oバンクのプログラム可能なI/Oエレメントの機能
3.3. HPS I/O実装ガイド x
3.3.1. HPS I/Oに向けたオープンドレイン機能のコンフィグレーション 3.3.2. HPS I/Oに向けたI/O遅延機能のコンフィグレーション 3.3.3. Quartus® Prime Assignment EditorでのI/Oの割り当て 3.3.4. Quartus® Prime Pin PlannerでのピンのI/O規格の割り当て
3.3.3. Quartus® Prime Assignment EditorでのI/Oの割り当て x
3.3.3.1. Quartus® Prime Assignment Editorでのプログラム可能なIOE機能の割り当て 3.3.3.2. HPS I/Oのプログラム可能なIOE機能の割り当て名と設定
3.4. HPS I/Oのデザイン・ガイドライン x
3.4.1. 未使用ピン 3.4.2. 電源シーケンスにおけるHPS I/Oピン 3.4.3. HPS共有I/Oの要件
3.5. HPS I/Oのシミュレーション x
3.5.1. IBISモデル - HPS I/Oのサポート 3.5.2. ネット長レポート
4. Agilex™ 7 FシリーズおよびIシリーズSDM I/Oバンク x
4.1. SDM I/Oバンクの概要 4.2. SDM I/O機能 4.3. SDM I/Oのデザイン・ガイドライン 4.4. SDM I/Oのシミュレーション
4.2. SDM I/O機能 x
4.2.1. SDM I/OバンクでサポートされるI/O規格 4.2.2. SDM I/Oバッファーの動作 4.2.3. コンフィグレーション・ピンのI/O規格と機能
4.3. SDM I/Oのデザイン・ガイドライン x
4.3.1. 未使用ピン 4.3.2. 電源シーケンスにおけるSDM I/Oピン
4.4. SDM I/Oのシミュレーション x
4.4.1. IBISモデル - SDM I/Oのサポート 4.4.2. ネット長レポート
6. Agilex™ 7 FシリーズおよびIシリーズ汎用I/O IP x
6.1. GPIO Intel® FPGA IP 6.2. OCT Intel® FPGA IP
6.1. GPIO Intel® FPGA IP x
6.1.1. GPIO Intel® FPGA IPリリース情報 6.1.2. GPIO Intel® FPGA IPの生成 6.1.3. GPIO Intel® FPGA IPのパラメーター設定 6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 6.1.5. GPIO Intel® FPGA IPのアーキテクチャー 6.1.6. リソース使用率とデザイン・パフォーマンスの検証 6.1.7. GPIO Intel® FPGA IPのタイミング 6.1.8. GPIO Intel® FPGA IPのデザイン例
6.1.2. GPIO Intel® FPGA IPの生成 x
6.1.2.1. インテルFPGA IP生成時の出力
6.1.3. GPIO Intel® FPGA IPのパラメーター設定 x
6.1.3.1. ガイドライン: マイグレーションされるIPにおける datain_h ポートと datain_l ポートの入れ替え
6.1.4. GPIO Intel® FPGA IPのインターフェイス信号 x
6.1.4.1. 共有信号 6.1.4.2. データ・インターフェイスのデータビット順序 6.1.4.3. 入力バスと出力バスの上位ビットおよび下位ビット 6.1.4.4. データ・インターフェイス信号と対応するクロック
6.1.5. GPIO Intel® FPGA IPのアーキテクチャー x
6.1.5.1. GPIO Intel® FPGA IPのデータパス 6.1.5.2. レジスターのパッキング
6.1.5.1. GPIO Intel® FPGA IPのデータパス x
6.1.5.1.1. 入力パス 6.1.5.1.2. 出力パスと出力イネーブルパス
6.1.7. GPIO Intel® FPGA IPのタイミング x
6.1.7.1. タイミング・コンポーネント 6.1.7.2. 遅延要素 6.1.7.3. タイミング解析 6.1.7.4. タイミング・クロージャーのガイドライン
6.1.7.3. タイミング解析 x
6.1.7.3.1. シングル・データレートの入力レジスター 6.1.7.3.2. フルレートまたはハーフレートDDIOの入力レジスター 6.1.7.3.3. シングル・データレートの出力レジスター 6.1.7.3.4. フルレートまたはハーフレートDDIOの出力レジスター
6.1.8. GPIO Intel® FPGA IPのデザイン例 x
6.1.8.1. GPIO Intel® FPGA IPの合成可能な Quartus® Primeデザイン例 6.1.8.2. GPIO Intel® FPGA IPシミュレーション・デザイン例
6.2. OCT Intel® FPGA IP x
6.2.1. リリース情報 6.2.2. OCT Intel® FPGA IPの生成 6.2.3. OCT Intel® FPGA IPのパラメーター設定 6.2.4. OCT Intel® FPGA IPの信号 6.2.5. QSF割り当て 6.2.6. OCT Intel® FPGA IPのアーキテクチャー 6.2.7. OCT Intel® FPGA IPのデザイン例
6.2.2. OCT Intel® FPGA IPの生成 x
6.2.2.1. インテルFPGA IP生成時の出力
6.2.7. OCT Intel® FPGA IPのデザイン例 x
6.2.7.1. Quartus® Primeデザイン例の生成
7. プログラム可能なI/O機能の説明 x
7.1. プログラム可能なプリエンファシス 7.2. プログラム可能なデエンファシス 7.3. プログラム可能な差動出力電圧
1. Agilex™ 7 FシリーズおよびIシリーズ汎用I/Oの概要
2. Agilex™ 7 FシリーズおよびIシリーズ GPIOバンク
3. Agilex™ 7 FシリーズおよびIシリーズHPS I/Oバンク
4. Agilex™ 7 FシリーズおよびIシリーズSDM I/Oバンク
5. Agilex™ 7 FシリーズおよびIシリーズ I/Oのトラブルシューティング・ガイドライン
6. Agilex™ 7 FシリーズおよびIシリーズ汎用I/O IP
7. プログラム可能なI/O機能の説明
8. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズの関連資料
9. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズアーカイブ
10. Agilex™ 7汎用I/Oユーザーガイド: FシリーズおよびIシリーズ改訂履歴

6.1.4. GPIO Intel® FPGA IPのインターフェイス信号

指定するパラメーターの設定に応じて、GPIO IPで使用できるインターフェイス信号は異なります。
図 31.  GPIO IPのインターフェイス


図 32.  GPIOのインターフェイス信号
表 44.  パッド・インターフェイス信号パッド・インターフェイスは、GPIO IPからパッドへの物理的な接続です。このインターフェイスは、IPコンフィグレーションに応じて入力、出力、または双方向のインターフェイスになります。この表の SIZE は、IPのパラメーター・エディターで指定されているデータ幅です。
信号名 入力/出力 詳細
pad_in[SIZE-1:0] 入力

パッドからの入力信号です。
pad_in_b[SIZE-1:0] 入力

パッドからの差動入力信号の負のノードです。このポートは、Use differential buffer オプションをオンにしている場合に利用可能です。

pad_out[SIZE-1:0] 出力 パッドへの出力信号です。
pad_out_b[SIZE-1:0] 出力

パッドへの差動出力信号の負のノードです。このポートは、Use differential buffer オプションをオンにしている場合に利用可能です。

pad_io[SIZE-1:0] 双方向

パッドとの双方向信号接続です。
pad_io_b[SIZE-1:0] 双方向

パッドとの差動双方向信号接続の負のノードです。このポートは、Use differential buffer オプションをオンにしている場合に利用可能です。

表 45.  データ・インターフェイス信号データ・インターフェイスは、GPIO IPからFPGAコアへの入力または出力インターフェイスです。この表の SIZE は、IPのパラメーター・エディターで指定されているデータ幅です。
信号名 入力/出力 詳細
din[DATA_SIZE-1:0] 入力

出力または双方向モードにおけるFPGAコアからのデータ入力です。DATA_SIZE はレジスターモードによって異なります。

  • バイパスまたはシンプルレジスター: DATA_SIZE = SIZE
  • DDIO、ハーフレート・ロジックなし: DATA_SIZE = 2 × SIZE
  • DDIO、ハーフレート・ロジックあり: DATA_SIZE = 4 × SIZE
dout[DATA_SIZE-1:0] 出力

入力または双方向モードにおけるFPGAコアへの出力データです。DATA_SIZE はレジスターモードによって異なります。

  • バイパスまたはシンプルレジスター: DATA_SIZE = SIZE
  • DDIO、ハーフレート・ロジックなし: DATA_SIZE = 2 × SIZE
  • DDIO、ハーフレート・ロジックあり: DATA_SIZE = 4 × SIZE
oe[OE_SIZE-1:0] 入力

出力モードで Enable output enable port がオンになっている場合、または双方向モードにおけるFPGAコアからのOE入力です。OEはアクティブHighです。データの送信時は、この信号を1に設定します。データの受信時は、この信号を0に設定します。OE_SIZE はレジスターモードによって異なります。

  • バイパスまたはシンプルレジスター: DATA_SIZE = SIZE
  • DDIO、ハーフレート・ロジックなし: DATA_SIZE = SIZE
  • DDIO、ハーフレート・ロジックあり: DATA_SIZE = 2 × SIZE

×4 DQグループの実装については、関連情報を参照してください。
表 46.  クロック・インターフェイス信号クロック・インターフェイスは入力クロック・インターフェイスです。コンフィグレーションに応じてさまざまな信号で構成されます。GPIO IPでは、0、1、2、または4つのクロック入力を備えることができます。クロックポートは異なるコンフィグレーションでは異なる表示になり、クロック信号で実行される実際の機能を反映します。
信号名 入力/出力 詳細
ck 入力

Half Rate logic パラメーターをオフにしている場合、入力パスと出力パスにおいて、このクロックはパッキングされたレジスターまたはDDIOに供給されます。

Separate input/output Clocks パラメーターをオフにしている場合、双方向モードにおいて、このクロックは入力パスと出力パスの一意のクロックになります。

ck_fr 入力

Half Rate logic パラメーターをオンにしている場合、入力パスと出力パスにおいて、これらのクロックはフルレートDDIOとハーフレートDDIOに供給されます。

Separate input/output Clocks パラメーターをオフにしている場合、双方向モードにおいて、入力パスと出力パスでこれらのクロックを使用します。

ck_hr
ck_in 入力

次の設定をどちらも指定している場合、双方向モードでは、これらのクロックは入力パスと出力パスにおいてパッキングされたレジスターまたはDDIOに供給されます。

  • Half Rate logic パラメーターをオフにする
  • Separate input/output Clocks パラメーターをオンにする
ck_out
ck_fr_in 入力

次の設定をどちらも指定している場合、双方向モードでは、これらのクロックは入力パスと出力パスにおいてフルレートDDIOとハーフレートDDIOに供給されます。

  • Half Rate logic パラメーターをオンにする
  • Separate input/output Clocks パラメーターをオンにする

例えば、ck_fr_out は出力パスのフルレートDDIOに供給されます。

ck_fr_out
ck_hr_in
ck_hr_out
cke 入力 クロックイネーブルです。

×4 DQグループの実装については、関連情報を参照してください。
表 47.  終端インターフェイス信号終端インターフェイスでは、GPIO IPをI/Oバッファーに接続します。
信号名 入力/出力 詳細
terminationcontrol 入力 終端制御ブロック (OCT) からバッファーへの入力です。この信号により、バッファーの直列/並列インピーダンス値を設定します。
表 48.  リセット・インターフェイス信号リセット・インターフェイスでは、GPIO IPコアをDDIOに接続します。×4 DQグループの実装については、関連情報を参照してください。
信号名 入力/出力 詳細
sclr 入力

同期クリア入力です。Enable synchronous clear / preset port オプションに None または Preset を選択している場合は使用できません。

aclr 入力

非同期クリア入力で、アクティブHighです。Enable asynchronous clear / preset port オプションに None または Preset を選択している場合は使用できません。

aset 入力

非同期セット入力で、アクティブHighです。Enable asynchronous clear / preset port オプションに None または Clear を選択している場合は使用できません。

sset 入力 同期セット入力です。Enable synchronous clear / preset port オプションに None または Clear を選択している場合は使用できません。

セクションの内容
共有信号
データ・インターフェイスのデータビット順序
入力バスと出力バスの上位ビットおよび下位ビット
データ・インターフェイス信号と対応するクロック

関連情報
レベル 2 の表題