5.2. ソース・インターフェイス

HDMI Intel® FPGA IPユーザーガイド

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ID 683798

日付 12/04/2023

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5.2. ソース・インターフェイス

次の表は、ソースのポート・インターフェイスの一覧です。

表 37. HDMIソース・インターフェイス `N` はクロックあたりのピクセル数です。
インターフェイス	ポートタイプ	クロックドメイン	ポート	入力/出力	詳細
リセット	リセット	-	`reset`	入力	メインの非同期リセット入力
	リセット	-	`reset_vid`	入力	ビデオドメインのリセット入力注: この信号は、Support FRL = 0の場合にのみ使用することができます。
	リセット	-	`axi4s_reset`	入力	AXI4-Stream to Clocked Videoコンバーターへのリセット注: この信号は、Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用されます。
クロック	クロック	-	`ls_clk`	入力	リンクスピード・クロック入力。 `out_c(3)`、`out_r(2)`、`out_g(1)`、および `out_b(0)` TMDSエンコードデータ出力は、このクロック周波数で動作します。 `ls_clk` 周波数 = レーンあたりのデータレート/ 20 この信号は、TMDSビットレートが最小トランシーバー・データレートを上回っており、オーバーサンプリングが必要ない場合にのみトランシーバー出力クロックに接続されます。この信号は、TMDSビットレートが最小トランシーバー・データレートを下回っており、オーバーサンプリングが必要な場合に、`ls_clk` 周波数を供給するPLL出力クロックに接続する必要があります。 TMDSモードでは、レーンあたりのデータレートはピクセル周波数と色深度比に相関します。レーンあたりのデータレート = ピクセル周波数 x 10 x 色深度比 8bpc: 色深度比 = 1 10bpc: 色深度比 = 1.25 12bpc: 色深度比 = 1.5 16bpc: 色深度比 = 2 注: このポートは、SUPPORT_FRL パラメーターが有効になっている場合は使用できません。
	クロック	-	`vid_clk`	入力	ビデオデータ・クロック入力。 Support FRL = 0の場合、`vid_clk` 周波数 = レーンあたりのデータレート/トランシーバー幅/色深度比 RGBおよびYCbCr 4:4:4/4:2:2トランスポートの場合: `vid_clk` 周波数 = (レーンあたりのデータレート/トランシーバー幅)/色深度比 YCbCr 4:2:0トランスポートの場合: `vid_clk` 周波数 = ((レーンあたりのデータレート/トランシーバー幅)/色深度比)/2 `vid_clk` は `ls_clk` と同期している必要があります。 Support FRL = 1の場合、`vid_clk` 周波数を固定クロック周波数にすることができます。インテルでは、225MHzを`vid_clk` に使用することを推奨しています。 `vid_clk` は、すべての解像度とFRLレートにおいて最大周波数で動作します。ビデオデータは、`vid_valid` 信号によって修飾されます。 `vid_clk` は、`ls_clk` と `frl_clk` に対して非同期にすることができます。詳細は、表 41 を参照してください。
	クロック	-	`tx_clk`	入力	トランシーバー・リカバリー・クロック。この信号はTXトランシーバー出力クロックの出力クロックに接続します。
	クロック	-	`frl_clk`	入力	FRLパスに供給されるクロック。 FRLのクロック周波数 = (データレート * レーン数) / (クロックあたりのFRL文字数 * 18) `frl_clk` は `tx_clk` に同期している必要があります。注: レーン数は常に4です。FRLレートが3、4、5、および6の場合、4つのFRLレーンすべてがデータの送信に使用されます。FRLレートが1または2の場合は、3つのFRLレーンのみがデータの送信に使用され、4番目のレーンは使用されません。インテル® Arria® 10デバイスでは、クロックあたりのFRL文字数は16です。インテル® Stratix® 10デバイスでは、クロックあたりの FRL 文字数は8です。
	クロック	-	`audio_clk`	入力	オーディオクロック入力。この信号は、Support FRL = 0の場合は `ls_clk` に接続し、Support FRL = 1の場合は `vid_clk` に接続します。また、遅い方の `audio_data` 周波数を `audio_de` で修飾します。この信号を実際のオーディオサンプル周波数のクロックに接続する場合は、`audio_de` を1に結び付ける必要があります。オーディオチャネルが8より多い場合は、`audio_clk` を実際のオーディオ・サンプルクロックで駆動しないでください。代わりに、Support FRL = 0の場合は `audio_clk` を `ls_clk` で駆動し、Support FRL = 1の場合は `vid_clk` で駆動します。また、`audio_data` を `audio_de` で修飾します。注: Support auxiliary および Support audioパラメーターをオンにしている場合にのみ適用されます。
	クロック	-	`mgmt_clk`	入力	フリーランニングのシステムクロック入力 (100MHz)。このクロックは、I²CマスターとHPDデバウンスロジックに接続します。注: この信号は、Include I2C パラメーターをオフにしている場合は使用することができません。
	クロック	-	`axi4s_clk`	入力	AXI4-Streamインターフェイスのクロック。クロック周波数は、vid_clk 周波数以上にする必要があります。注: この信号は、Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用されます。
ビデオデータ・ポート	コンジット	`vid_clk`	`vid_data[N*48-1:0]`	入力	ビデオの48ビット・ピクセルデータ入力ポート。クロックあたり N ピクセルの場合、このポートではクロックあたり N * 48ビット・ピクセルを受け入れます。
	コンジット	`vid_clk`	`vid_de[N-1:0]`	入力	ビデオのデータイネーブル入力で、アクティブな画像領域を示します。
	コンジット	`vid_clk`	`vid_hsync[N-1:0]`	入力	ビデオの水平同期入力
	コンジット	`vid_clk`	`vid_vsync[N-1:0]`	入力	ビデオの垂直同期入力
	コンジット	`vid_clk`	`vid_ready`	出力	TXコアで新しいデータを処理する準備ができているかを示します。`vid_ready` がアサートされている場合、TXコアでは新しいデータを処理する準備が整っています。注: この信号は、Support FRL = 1の場合にのみ使用することができます。 `vid_ready` は、8BPC (コンポーネントあたりのビット数) の場合は常にHighになります。この信号は、異なる色深度に対して切り替わります。 10bpcの場合、`vid_ready` は5クロックサイクルのうち4クロックサイクルでHighになります。 12bpcの場合、`vid_ready` は3クロックサイクルのうち2クロックサイクルでHighになります。 16bpcの場合、`vid_ready` は2クロックサイクルのうち1クロックサイクルでHighになります。詳細は、Support FRL = 1の場合のソースにおけるディープカラー実装を参照してください。
	コンジット	`vid_clk`	`vid_valid`	入力	ビデオデータが有効かを示します。`vid_clk` が実際のピクセルクロックで動作している場合、この信号は常にアサートされます。注: この信号は、Support FRL = 1の場合にのみ使用することができます。実際のピクセルクロックよりも高い周波数でビデオデータを生成する場合は、`vid_valid` を使用してビデオデータの有効性を修飾します。`vid_valid` と `vid_clk` により、正確なピクセル・クロックレートを保証します。詳細は、有効なビデオデータを参照してください。
	コンジット	`vid_clk`	`vid_overflow`	出力	ビデオパスからFRLパスにデータをクロック転送するFIFOがオーバーフローしているかを示します。通常の動作時に、この信号のアサートは想定されていません。この信号がアサートされている場合はHDMI TXコアをリセットします。 FRLモードにのみ適用されます。
TMDS/FRLデータポート	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`out_b[transceiver width-1:0]`	出力	TMDSモードの場合、この信号はTMDSでエンコードされる青のチャネル (0) 出力です。 FRLモードでは、この信号はFRLレーン0です。 Support FRL = 0の場合、トランシーバー幅は20ビットにコンフィグレーションされます。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。注: TMDSモードでは、最下位ビットから数えて20ビットのみが使用されます。FRLモードでは、40ビットすべてが使用されます。
	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`out_g[transceiver width-1:0]`	出力	TMDSモードの場合、この信号はTMDSでエンコードされる緑のチャネル (1) 出力です。 FRLモードでは、この信号はFRLレーン1です。 Support FRL = 0の場合、トランシーバー幅は20ビットにコンフィグレーションされます。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。注: TMDSモードでは、最下位ビットから数えて20ビットのみが使用されます。FRLモードでは、40ビットすべてが使用されます。
	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`out_r[transceiver width-1:0]`	出力	TMDSモードの場合、この信号はTMDSでエンコードされる赤のチャネル (2) 出力です。 FRLモードでは、この信号はFRLレーン2です。 Support FRL = 0の場合、トランシーバー幅は20ビットにコンフィグレーションされます。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。注: TMDSモードでは、最下位ビットから数えて20ビットのみが使用されます。FRLモードでは、40ビットすべてが使用されます。
	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`out_c[transceiver width-1:0]`	出力	TMDSモードの場合、この信号はTMDSでエンコードされるクロックチャネル (3) 出力です。 FRLモードでは、この信号はFRLレーン3です。 Support FRL = 0の場合、トランシーバー幅は20ビットにコンフィグレーションされます。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。注: TMDSモードでは、最下位ビットから数えて20ビットのみが使用されます。FRLモードでは、40ビットすべてが使用されます。
	コンジット	`-`	`in_lock`	入力	アサートされると、HDMI TXコアは動作を開始します。この信号はリセットポートと同じクロックドメインに同期します。 Support FRL =0の場合は、in_lock、リセット、および reset_vid は同じクロックドメインで動作します。
エンコーダー・コントロール・ポート	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`mode`	入力	エンコードモード入力 0: DVI 1: HDMI
	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`tmds_bit_clock_ratio`	入力	TMDSモードでTMDSビットレートが3.4Gbpsよりも大きいかを示します。 0: (TMDSビットレート) / (TMDSクロックレート) 比は10 1: (TMDSビットレート) / (TMDSクロックレート) 比は40
	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`scrambler_enable`	入力	スクランブルを有効にします。 0: ソースデバイスでスクランブルを実行しないように指示します 1 :ソースデバイスでスクランブルを実行するように指示します
	コンジット	`Support FRL = 1: tx_clk` `Support FRL = 0: ls_clk`	`ctrl[N*6-1:0]`	入力	DVIコントロール・サイドバンド入力で、緑と赤のチャネルで必要なコントロールおよび同期データを上書きします。
					ビットフィールド	n=0、1.....N-1
					n*6+5	CTL3
					n*6+4	CTL2
					n*6+3	CTL1
					n*6+2	CTL0
					n*6+1	予約済み (0)
					n*6	予約済み (0)

リンク・トレーニング・コントロール・ポート	コンジット	`frl_clk`	`scdc_frl_start`	入力	1に設定すると、TXコアは通常のビデオデータを送信します。 0に設定すると、TXコアはリンク・トレーニング・パターン・データを送信します。
	コンジット	`frl_clk`	`scdc_frl_rate[3:0]`	入力	TXコアが動作しているFRLレート (リンクレートとレーン数) を指定します。 0: FRLは無効です 1: 3レーンで、1レーンあたり3Gbpsの固定レートリンク 2: 3レーンで、1レーンあたり6Gbpsの固定レートリンク 3: 4レーンで、1レーンあたり6Gbpsの固定レートリンク 4: 4レーンで、1レーンあたり8Gbpsの固定レートリンク 5: 4レーンで、1レーンあたり10Gbpsの固定レートリンク 6: 4レーンで、1レーンあたり12Gbpsの固定レートリンク
	コンジット	`frl_clk`	`scdc_frl_pattern[15:0]`	入力	TXコアの各レーンで送信しているリンク・トレーニング・パターンを示します。 `scdc_frl_pattern[3:0]`: レーン0のリンク・トレーニング・パターン `scdc_frl_pattern[7:4]`: レーン1のリンク・トレーニング・パターン `scdc_frl_pattern[11:8]`: レーン2のリンク・トレーニング・パターン `scdc_frl_pattern[15:12]`: レーン3のリンク・トレーニング・パターン 4’d0: リンク・トレーニング・パターンなし 4’d1: すべて1のパターン 4’d2: すべて0のパターン 4’d3: ナイキスト・クロックパターン 4’d4: TxFFE準拠のテストパターン 4’d5: LFSR 0 4’d6: LFSR 1 4’d7: LFSR 2 4’d8: LFSR 3
補助データポート (Support auxiliary パラメーターを有効にしている場合にのみ適用される) ⁵	コンジット	`aux_clk`	`aux_ready`	出力	補助データチャネルのレディー出力。Highにアサートされている場合は、コアでデータを受け入れる準備が整っていることを示します。
	コンジット	`aux_clk`	`aux_valid`	入力	補助データチャネルのValid入力で、データを修飾します。
	コンジット	`aux_clk`	`aux_data[71:0]`	入力	補助データチャネル・データ入力。ビットフィールドに関しては、図 22 を参照してください。
	コンジット	`aux_clk`	`aux_sop`	入力	補助データチャネルのStart-of-Packet入力で、パケットの開始を示します。
	コンジット	`aux_clk`	`aux_eop`	入力	補助データチャネルのEnd-of-Packet入力で、パケットの終了をマークします。
補助コントロール・ポート (Support auxiliary パラメーターを有効にしている場合にのみ適用される) ⁵	コンジット	`aux_clk`	`gcp[5:0]`	入力	汎用コントロール・パケット・ユーザー入力。ビットフィールドに関しては、表 23 を参照してください。
	コンジット	`aux_clk`	`info_avi[122:0]` (Support FRL = 1) `info_avi[112:0]` (Support FRL = 0)	入力	Auxiliary Video Information InfoFrameユーザー入力。ビットフィールドに関しては、表 24 を参照してください。
	コンジット	`aux_clk`	`info_vsi[61:0]`	入力	Vendor Specific Information InfoFrameユーザー入力。ビットフィールドに関しては、表 26 を参照してください。
オーディオポート (Support auxiliary および Support audio パラメーターを有効にしている場合にのみ適用される) ⁵	コンジット	`audio_clk`	`audio_CTS[19:0]`	入力	オーディオCTS値入力
	コンジット	`audio_clk`	`audio_N[19:0]`	入力	オーディオN値入力
	コンジット	`audio_clk`	`audio_data[255:0]`	入力	オーディオデータ入力。オーディオチャネルの値に関しては、表 40 を参照してください。
	コンジット	`audio_clk`	`audio_de`	入力	オーディオデータのValid入力
	コンジット	`audio_clk`	`audio_mute`	入力	オーディオミュート入力。この信号がHighにアサートされている場合、オーディオは送信されません。
	コンジット	`aux_clk`	`audio_info_ai[48:0]`	入力	Audio InfoFrameユーザー入力。注: `audio_info_ai` `[48:0]` を `audio_clk` を使用して実際のオーディオサンプル周波数で提供する場合は、クロックドメインを `ls_clk` に外部で同期させる必要があります。ビットフィールドに関しては、表 28 を参照してください。
	コンジット	`aux_clk`	`audio_metadata[165:0]`	入力	3DオーディオとMSTオーディオに関する追加情報を伝送します。注: `audio_metadata` `[165:0]` を`audio_clk` を使用して実際のオーディオサンプル周波数で提供する場合は、クロックドメインを `ls_clk` に外部で同期させる必要があります。ビットフィールドに関しては、表 29、表 30、および表 31 を参照してください。
	コンジット	`audio_clk`	`audio_format[4:0]`	入力	3Dオーディオの伝送を制御し、伝送するオーディオ形式を示します。
					ビットフィールド	詳細
					4	アサートすることで、各3Dオーディオサンプルの最初の8チャネルを示します。
					3:0	ビットフィールドに関しては、表 27 を参照してください。
PHYインターフェイス・コントロール・ポート	コンジット	`Support FRL=1: tx_clk` `Support FRL =0: ls_clk`	`os[1:0]`	入力	オーバーサンプリング・コントロール信号で、オーバーサンプリング係数を制御します。 Support FRL = 1 0: オーバーサンプリングなし。これは、FRLで送信している場合に送信します。 1: 2x のオーバーサンプリング。これは、1Gb/s < レート ≤ 6Gb/sのTMDSレートで送信している場合に送信します。 2: 8x のオーバーサンプリング。これは、TMDSレート ≤ 1Gb/sで送信している場合に送信します。 Support FRL = 0 0: オーバーサンプリングなし。これは、TMDSレート ≥ 1 Gb/sで送信している場合に送信します。 1: 3x のオーバーサンプリング。これは、350Mb/s ≤ レート < 500Gb/sのデータレートで送信している場合に送信します。 2: 4x のオーバーサンプリング。これは、300Mb/s ≤ レート < 350Gb/sのデータレートで送信している場合に送信します。 3: 5x のオーバーサンプリング。これは、250Mb/s ≤ レート < 300Gb/s、または500Mb/s ≤ レート < 1Gb/sのデータレートで送信している場合に送信します。
ホットプラグ検出	コンジット	-	`tx_hpd`	入力	ホットプラグ検出 (HPD) ステータスを検出します。この信号は、HDMIコネクターのHPDピンと同じ信号で駆動する必要があります。
ホットプラグ検出	コンジット	mgmt_clk	`tx_hpd_req`	出力	`tx_hpd` 信号が100ミリ秒以上保持され有効なHPDを示している場合に、コアは `tx_hpd_req` 信号をアサートします。`tx_hpd` 信号が検出されないと、`tx_hpd_req` 信号はデアサートされます。
I²Cマスター・インターフェイス・ポート	コンジット	-	`i2c_scl`	入出力	HDMIコネクターのI²CバスからのSCL信号。注: この信号は、Include I2C または Include I2C Pads パラメーターをオフにしている場合は使用できません。
	コンジット	-	`i2c_sda`	入出力	HDMIコネクターのI²CバスからのSDA信号。注: この信号は、Include I2C または Include I2C Pads パラメーターをオフにしている場合は使用できません。
	コンジット	-	`i2c_scl_in`	入力	HDMIコネクターのI²Cトライステート対応I/OパッドからのSCL入力信号。注: この信号は、Include I2C Pads パラメーターをオフにしている場合にのみ使用できます。
	コンジット	-	`i2c_scl_oe`	出力	HDMIコネクターのI²Cトライステート対応I/OパッドへのSCL出力イネーブル信号。 1: SCLはLowに引き下げられます。 0: 出力バッファーはトライステートで、SCLは外部でHighに引き上げられます。注: この信号は、Include I2C Pads パラメーターをオフにしている場合にのみ使用できます。
	コンジット	-	`i2c_sda_in`	入力	HDMIコネクターのI²Cトライステート対応I/OパッドからのSDA入力信号。注: この信号は、Include I2C Pads パラメーターをオフにしている場合にのみ使用できます。
	コンジット	-	`i2c_sda_oe`	出力	HDMIコネクターのI²Cトライステート対応I/OパッドへのSDA出力イネーブル信号。 1: SDAはLowに引き下げられます。 0: 出力バッファーはトライステートで、SDAは外部でHighに引き上げられます。注: この信号は、Include I2C Pads パラメーターをオフにしている場合にのみ使用できます。
	Avalon MM	`mgmt_clk`	`i2c_master_address[3:0]`	入力	I²Cマスターへの Avalon® メモリーマップド・インターフェイス信号。これらの信号は、 Avalon® メモリーマップド・マスター ( Nios® プロセッサーなど) に接続し、EDIDブロックへの読み出しおよび書き込み操作を実行します。注: この信号は、Include I2C パラメーターをオフにしている場合は使用できません。
	Avalon MM	`mgmt_clk`	`i2c_master_write`	入力
	Avalon MM	`mgmt_clk`	`i2c_master_read`	入力
	Avalon MM	`mgmt_clk`	`i2c_master_writedata[31:0]`	入力
	Avalon MM	`mgmt_clk`	`i2c_master_readdata[31:0]`	出力
AXI4-Streamビデオ (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される)	AXI4 Stream	`axi4s_clk`	`axi4s_vid_in_tvalid`	入力	AXI4-Streamビデオ・インターフェイス。転送プロトコルはAXI4-Stream形式に従っています (フルバリアント)。詳細は、Intel FPGA Streaming Video Protocol Specification に示されています。関連情報のリンクを参照してください。
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_in_tready`	出力
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_in_tlast`	入力
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_in_tuser`	入力
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_in_tdata`	入力
AXI4-Stream補助 (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される)	AXI4 Stream	`aux_clk`	`axi4s_aux_in_tvalid`	入力	AXI4-Stream補助インターフェイス。AXI4-Stream補助の転送プロトコルについては、TX AXI4-Stream補助ブリッジのセクションを参照してください。
	AXI4 Stream	`aux_clk`	`axi4s_aux_in_tready`	出力
	AXI4 Stream	`aux_clk`	`axi4s_aux_in_tlast`	入力
	AXI4 Stream	`aux_clk`	`axi4s_aux_in_tuser`	入力
	AXI4 Stream	`aux_clk`	`axi4s_aux_in_tdata`	入力
HDMI TX Avalon Memory-Mappedコントロール (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される)	Avalon MM	`mgmt_clk`	`av_mm_control_write`	入力	Avalon®メモリーマップド・インターフェイスで、HDMI TXコアAvalonメモリーマップド・デマルチプレクサーにアクセスします。HDMIのI²Cマスターへの読み出しまたは書き込みアクセスを、DDC、HDMI TXレジスター、AXI4-Stream to Clocked Videoレジスター、HDCP (将来的な使用目的で予約されている) に対して提供します。この Avalon®メモリーマップド・インターフェイスのアドレス指定モードは、ダブルワード・アドレス指定です。
	Avalon MM	`mgmt_clk`	`av_mm_control_read`	入力
	Avalon MM	`mgmt_clk`	`av_mm_control_address`	入力
	Avalon MM	`mgmt_clk`	`av_mm_control_writedata`	出力
	Avalon MM	`mgmt_clk`	`av_mm_control_readdata`	出力
	Avalon MM	`mgmt_clk`	`av_mm_control_waitrequest`	入力
	Avalon MM	`mgmt_clk`	`av_mm_control_debugaccess`	入力
	Avalon MM	`mgmt_clk`	`av_mm_control_lock`	入力
	Avalon MM	`mgmt_clk`	`av_mm_control_byteenable`	入力
HDCPポート (Support HDCP 2.3 または Support HDCP 1.4 パラメーターを有効にしている場合にのみ適用される)	リセット	–	`hdcp_reset`	入力	メイン非同期リセット
	クロック	–	`csr_clk`	入力	コントロールおよびステータスレジスターのHDCPクロック。通常、Nios IIプロセッサー・クロック (100MHz) を共有します。
	クロック	–	`crypto_clk`	入力	認証および暗号化レイヤーのHDCP 2.3クロック。最大200MHzの周波数の任意のクロックを使用することができます。 HDCP 1.4には適用されません。注: クロック周波数により、認証遅延が決定します。
	Avalon-MM	`csr_clk`	`csr_addr[7:0]`	入力	Avalon®メモリーマップド・インターフェイス・スレーブポートで、主に認証メッセージ転送に向けて内部コントロールおよびステータスレジスターへのアクセスを提供します。このインターフェイスは、Nios IIプロセッサー・クロックドメインで動作することを想定しています。メッセージのビット部分が非常に大きいため、IPは完全なハンドシェイク・メカニズムを使用してバーストモードでメッセージを転送します。書き込み転送の待機時間は常に0サイクルです。読み出し転送の待機時間は1サイクルです。アドレス指定は、プラットフォーム・デザイナー・フローではワードアドレス指定でアクセスする必要があります。例えば、Nios IIソフトウェアで4をアドレス指定すると、スレーブではアドレス1が選択されます。
			`csr_wr`	入力
			`csr_rd`	入力
			`csr_wrdata[31:0]`	入力
			`csr_rddata[31:0]`	出力
	コンジット (Key)	`crypto_clk`	`kmem_wait`	入力	この信号は、キーを読み出す準備ができるまで常にアサートしている状態にします。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`kmem_rdaddr[3:0]` (HDCP 2.3) `kmem_rdaddr[9:4]` (HDCP 1.4)	出力	キー読み出しアドレスバス。 [3:2] = 予約済み。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`kmem_q[31:0]` (HDCP 2.3) `kmem_q[87:32]` (HDCP 1.4)	入力	読み出し転送の32ビット (HDCP 2.3) または56ビット (HDCP 1.4) データ。読み出し転送にはかならず1サイクルの待機時間があります。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
	Avalon-MM	`csr_clock`	`hdcp1_kmem_wr`	入力	Avalon®メモリーマップド・インターフェイス・スレーブポートでは、内部HDCP 1.4キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に0です。 Avalon®メモリーマップド・インターフェイス・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon®メモリーマップド・インターフェイス・マスターで4をアドレス指定すると、スレーブではアドレス1が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 1.4 パラメーターをオンにしている場合にのみ使用できます。
			`hdcp1_kmem_wrdata[31:0]`	入力
			`hdcp1_kmem_addr[6:0]`	入力
	Avalon-MM	`csr_clk`	`hdcp2_kmem_wr`	入力	Avalon®メモリーマップド・インターフェイス・スレーブポートでは、内部HDCP 2.3キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に0です。 Avalon®メモリーマップド・インターフェイス・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon®メモリーマップド・インターフェイス・マスターで4をアドレス指定すると、スレーブではアドレス1が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 2.3 パラメーターをオンにしている場合にのみ使用できます。
			`hdcp2_kmem_wrdata[31:0]`	入力
			`hdcp2_kmem_addr[3:0]`	入力
	コンジット	`ls_clk`	`hdcp1_enabled`	出力	この信号は、発信ビデオと補助データがHDCP 1.4で暗号化されている場合に、IPによってアサートされます。
		`ls_clk`	`hdcp2_enabled`	出力	この信号は、発信ビデオと補助データがHDCP 2.3で暗号化されている場合に、IPによってアサートされます。
		`csr_clk`	`hdcp1_disable`	入力	この信号をアサートすると、HDCP 1.4 IPが無効になります。注: この信号をトグル後に、HDCP IPをリセットする必要があります (`hdcp_reset`)。この信号をデアサートしたら、ソフトウェアAPI `hdcp_unauth()` を呼び出す必要があります。
		`csr_clk`	`hdcp2_disable`	入力	この信号をアサートすると、HDCP 2.3 IPが無効になります。注: この信号をトグル後に、HDCP IPをリセットする必要があります (`hdcp_reset`)。この信号をデアサートしたら、ソフトウェアAPI `hdcp_unauth()` を呼び出す必要があります。

表 38. TMDSビットレートが3.4Gbps未満の場合の out_c 値 `TMDS_Bit_clock_Ratio` = 0で、`out_c` の値は一定です。
N	out_c の値
1	10'b1111100000
2	20'b1111100000_1111100000
4	40'b1111100000_1111100000 1111100000_1111100000

表 39. TMDSモードでTMDSビットレートが3.4 Gbpsを超える場合の out_c 値 `TMDS_Bit_clock_Ratio` = 1で、`out_c` の値は無期限に反復されます。
N	out_c の値
N	t	t+1	t+2	t+3
1	10’h000	10’h000	10’h3ff	10’h3ff
2	20’h00000	20’hfffff	20'h00000	20’hfffff
4	40’hfffff 00000	40’hfffff 00000	40’hfffff 00000	40’hfffff 00000

表 40. オーディオチャネル
ビットフィールド	オーディオチャネル
ビットフィールド	LPCMおよび3Dオーディオ (LPCM)	MSTオーディオ (LPCM)
255:224	8、16、24、または32	ストリーム4右チャネル
223:192	7、15、23、または31	ストリーム4左チャネル
191:160	6、14、22、または30	ストリーム3右チャネル
159:128	5、13、21、または29	ストリーム3左チャネル
127:96	4、12、20、または28	ストリーム2右チャネル
95:64	3、11、19、または27	ストリーム2左チャネル
63:32	2、10、18、または26	ストリーム1右チャネル
31:0	1、9、17、または25	ストリーム1左チャネル

⁵

aux_clk = ls_clk (Support FRL = 0)

aux_clk = vid_clk (Support FRL = 1)

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