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1.1. Precision RTL Synthesisのサポートについて
1.2. デザインフロー
1.3. インテル デバイスファミリーのサポート
1.4. Precision Synthesis生成ファイル
1.5. Precision Synthesisソフトウェアでのプロジェクトの作成およびコンパイル
1.6. Precision Synthesisデザインのマッピング
1.7. デザイン合成と結果の評価
1.8. インテルFPGA IPコアおよびアーキテクチャーに特有の機能のガイドライン
1.9. Mentor GraphicsPrecision*Synthesisサポート改訂履歴
1.8.1. IP Catalogによって生成されたVerilog HDLファイルを使用したIPコアのインスタンス化
1.8.2. IP Catalogによって生成されたVHDLファイルを使用したIPコアのインスタンス化
1.8.3. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化
1.8.4. 生成されたVerilog HDLファイルを使用したブラックボックスIPファンクションのインスタンス化
1.8.5. 生成されたVHDLファイルを使用したブラックボックスIPファンクションのインスタンス化
1.8.6. HDLコードからのインテルFPGA IPコアの推測
2.10.1.1. IP Catalogによって生成されたVerilog HDLファイルを使用したインテル FPGA IPコアのインスタンス化
2.10.1.2. IP Catalogによって生成されたVHDLファイルを使用したインテル FPGA IPコアのインスタンス化
2.10.1.3. インスタンス化されたインテル FPGA IPコアに対するSynplifyのデフォルト動作の変更
2.10.1.4. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化
2.10.1.5. 生成されたVerilog HDLファイルを使用したブラックボックス・コアのインスタンス化
2.10.1.6. 生成されたVerilogファイルを使用したブラックボックスIPコアのインスタンス化
2.10.1.7. ブラックボックスを作成するためのその他のSynplifyソフトウェアの属性
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1.6.6. データネット上のファンアウト制御
ファンアウトは、インスタンスまたはトップレベル・ポートによって駆動されるノード数として定義されます。高ファンアウト・ネットは、大幅な遅延を引き起こし、結果としてネットに配線できないことがあります。クリティカル・パスでは、高ファンアウト・ネットは、単一のネットセグメントでの遅延を長引かせ、それによってタイミング制約が満たされない可能性があります。 この動作を回避するため、各デバイスファミリーはPrecision Synthesisソフトウェア・ライブラリーにグローバル・ファンアウト値を設定しています。さらに、 インテル® Quartus® Prime開発ソフトウェアは、可能な限り、インテルデバイスのグローバル配線ラインに高ファンアウト信号を自動配線します。
高ファンアウト・ネットに関連する配線性とタイミングの問題をなくすため、Precision Synthesisソフトウェアでは、ライブラリーのデフォルト値をグローバルまたは個々のネットベースでオーバーライドすることもできます。ネットでライブラリーの値をオーバーライドするには、max_fanout属性を設定します。