インテル® Quartus® Prime プロ・エディション ユーザーガイド: サードパーティー合成

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ID 683122
日付 9/24/2018
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ドキュメント目次
ドキュメント目次 x
1. Mentor Graphics Precision* Synthesisのサポート 2. Synopsys Synplify*のサポート A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. Mentor Graphics Precision* Synthesisのサポート x
1.1. Precision RTL Synthesisのサポートについて 1.2. デザインフロー 1.3. インテル デバイスファミリーのサポート 1.4. Precision Synthesis生成ファイル 1.5. Precision Synthesisソフトウェアでのプロジェクトの作成およびコンパイル 1.6. Precision Synthesisデザインのマッピング 1.7. デザイン合成と結果の評価 1.8. インテルFPGA IPコアおよびアーキテクチャーに特有の機能のガイドライン 1.9. Mentor GraphicsPrecision*Synthesisサポート改訂履歴
1.2. デザインフロー x
1.2.1. タイミングの最適化
1.6. Precision Synthesisデザインのマッピング x
1.6.1. タイミング制約の設定 1.6.2. マッピング制約の設定 1.6.3. ピン番号の割り当てとI/O設定 1.6.4. I/Oレジスターの割り当て 1.6.5. I/Oパッド挿入の無効化 1.6.6. データネット上のファンアウト制御
1.6.5. I/Oパッド挿入の無効化 x
1.6.5.1. Precision SynthesisソフトウェアによるI/Oパッドの追加の防止 1.6.5.2. Precision Synthesisソフトウェアによる個々のピンへのI/Oパッドの追加の防止
1.7. デザイン合成と結果の評価 x
1.7.1. 正確なロジック利用率およびタイミング分析レポートの取得
1.8. インテルFPGA IPコアおよびアーキテクチャーに特有の機能のガイドライン x
1.8.1. IP Catalogによって生成されたVerilog HDLファイルを使用したIPコアのインスタンス化 1.8.2. IP Catalogによって生成されたVHDLファイルを使用したIPコアのインスタンス化 1.8.3. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化 1.8.4. 生成されたVerilog HDLファイルを使用したブラックボックスIPファンクションのインスタンス化 1.8.5. 生成されたVHDLファイルを使用したブラックボックスIPファンクションのインスタンス化 1.8.6. HDLコードからのインテルFPGA IPコアの推測
1.8.6. HDLコードからのインテルFPGA IPコアの推測 x
1.8.6.1. 乗算器 1.8.6.2. 専用乗算器使用オプションの設定 1.8.6.3. dedicated_mult属性の設定 1.8.6.4. 乗算累算器と乗算加算器 1.8.6.5. DSPブロック推測の制御 1.8.6.6. RAMとROM
1.8.6.1. 乗算器 x
1.8.6.1.1. 乗算器のDSPブロック推測の制御
2. Synopsys Synplify*のサポート x
2.1. Synopsys Synplifyサポートについて 2.2. デザインフロー 2.3. ハードウェア記述言語のサポート 2.4. インテル デバイスファミリーのサポート 2.5. ツール設定 2.6. Synplifyソフトウェアで生成されるファイル 2.7. デザイン制約のサポート 2.8. シミュレーションとフォーマル検証 2.9. Synplifyの最適化方法 2.10. インテル FPGA IPコアおよびアーキテクチャーに特有の機能のガイドライン 2.11. Synopsys Synplify*サポート改訂履歴
2.5. ツール設定 x
2.5.1. インテル® Quartus® Prime開発ソフトウェア・バージョンの指定
2.7. デザイン制約のサポート x
2.7.1. Synplifyで生成されたTclスクリプトを使用した インテル® Quartus® Prime開発ソフトウェアの手動による実行 2.7.2. タイミング・アナライザーのSDCタイミング制約の インテル® Quartus® Prime開発ソフトウェアへの引き渡し
2.7.2. タイミング・アナライザーのSDCタイミング制約の インテル® Quartus® Prime開発ソフトウェアへの引き渡し x
2.7.2.1. 個別クロックおよび周波数 2.7.2.2. 入力および出力遅延 2.7.2.3. マルチサイクル・パス 2.7.2.4. フォルスパス
2.9. Synplifyの最適化方法 x
2.9.1. Synplify Premierを使用したデザインの最適化 2.9.2. Synplify ProまたはSynplify Premierでの実装の使用 2.9.3. タイミング駆動型合成の設定 2.9.4. FSM Compiler 2.9.5. 最適化属性およびオプション 2.9.6. インテル固有の属性
2.9.3. タイミング駆動型合成の設定 x
2.9.3.1. クロック周波数 2.9.3.2. 複数クロックドメイン 2.9.3.3. 入力および出力遅延 2.9.3.4. マルチサイクル・パス 2.9.3.5. フォルスパス
2.9.4. FSM Compiler x
2.9.4.1. Synplify ProまたはSynplify PremierのFSM Explorer
2.9.5. 最適化属性およびオプション x
2.9.5.1. Synplify ProまたはSynplify Premierでのリタイミング 2.9.5.2. 最大ファンアウト 2.9.5.3. ネットの維持 2.9.5.4. レジスターパッキング 2.9.5.5. リソース共有 2.9.5.6. 階層の維持 2.9.5.7. レジスターの入出力遅延 2.9.5.8. syn_direct_enable 2.9.5.9. I/O規格
2.9.6. インテル固有の属性 x
2.9.6.1. altera_chip_pin_lc 2.9.6.2. altera_io_powerup 2.9.6.3. altera_io_opendrain
2.10. インテル FPGA IPコアおよびアーキテクチャーに特有の機能のガイドライン x
2.10.1. IP Catalogを使用したインテル FPGA IPコアのインスタンス化 2.10.2. インテル® Quartus® Prime配置配線専用ファイルを含める 2.10.3. HDLコードからのインテル FPGA IPコアの推測
2.10.1. IP Catalogを使用したインテル FPGA IPコアのインスタンス化 x
2.10.1.1. IP Catalogによって生成されたVerilog HDLファイルを使用したインテル FPGA IPコアのインスタンス化 2.10.1.2. IP Catalogによって生成されたVHDLファイルを使用したインテル FPGA IPコアのインスタンス化 2.10.1.3. インスタンス化されたインテル FPGA IPコアに対するSynplifyのデフォルト動作の変更 2.10.1.4. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化 2.10.1.5. 生成されたVerilog HDLファイルを使用したブラックボックス・コアのインスタンス化 2.10.1.6. 生成されたVerilogファイルを使用したブラックボックスIPコアのインスタンス化 2.10.1.7. ブラックボックスを作成するためのその他のSynplifyソフトウェアの属性
2.10.3. HDLコードからのインテル FPGA IPコアの推測 x
2.10.3.1. 乗算器の推測 2.10.3.2. RAMの推測 2.10.3.3. RAMの初期化 2.10.3.4. ROMの推測 2.10.3.5. シフトレジスターの推測
2.10.3.1. 乗算器の推測 x
2.10.3.1.1. リソース・バランシング 2.10.3.1.2. DSPブロック推測の制御 2.10.3.1.3. 信号レベル属性
1. Mentor Graphics Precision* Synthesisのサポート
2. Synopsys Synplify*のサポート
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.11. Synopsys Synplify*サポート改訂履歴

ドキュメントのバージョン インテル® Quartus® Primeバージョン 変更内容
2018.09.24 18.1.0 「デザインフロー」の図から旧式の .edf ファイルへの参照を削除しました。
2018.05.07 18.0.0 ツール名の商標記号を修正しました。
2016.10.31 16.1.0
  • インテルへのブランド変更を実施しました。

日付

バージョン

変更内容
2016.05.03 16.0.0
  • プロ・エディションのNativeLink合成のサポートを削除しました。
2015.11.02 15.1.0
  • Quartus IIのインスタンスを インテル® Quartus® Prime に変更しました。

2013年11月

13.1.0

Dita変換。内容を再編成しました。

2012年6月

12.0.0

調査リンクを削除しました。

2011年11月

10.1.1

テンプレートを更新しました。

2010年12月

10.1.0
  • 新しい文書テンプレートに変更しました。
  • Classic Timing Analyzerのサポートを削除しました。
  • altera_implement_in_esbまたはaltera_implement_in_eabの項を削除しました。
  • 14-33ページの「コンパイルポイントと複数の.vqmファイル用 インテル® Quartus® Primeプロジェクトの作成」の項のインクリメンタル・コンパイル・フローへの変更を編集しました。
  • 14-39ページの「コンパイルポイントと複数の.vqmファイルの インテル® Quartus® Primeプロジェクトの作成」の項のインクリメンタル・コンパイル・フローへの変更を編集しました。
  • 編集上の変更をしました。

2010年7月

10.0.0
  • インテル® Quartus® Prime開発ソフトウェア・バージョン10.0リリースのためのマイナー・アップデートを行いました。

2009年11月

9.1.0
  • インテル® Quartus® Prime開発ソフトウェア・バージョン9.1リリースのためのマイナー・アップデートを行いました。

2009年3月

9.0.0
  • 14-14ページに新しい項「NativeLink統合を使用した インテル® Quartus® Prime開発ソフトウェアへのデザインのエクスポート」を追加しました。
  • インテル® Quartus® Prime開発ソフトウェア・バージョン9.0リリースのためのマイナー・アップデートを行いました。
  • 第10章はソフトウェア・バージョン8.1の第9章です。

2008年11月

8.1.0
  • ページサイズを8-1 / 2 x 11に変更しました。
  • 章のタイトルを「Synplicity SynplifyおよびSynplify Proサポート」から「Synopsys Synplifyサポート」に変更しました。
  • Synopsysへの参照をSynplicityへの参照に置き換えました。
  • Synplify Premierについての情報を追加しました。
  • サポートされるデバイスリストを更新しました。
  • 図14-1にSystemVerilog情報を追加しました。

2008年5月

8.0.0
  • サポートされるデバイスリストを更新しました。
  • タイミング・アナライザーの制約アノテート情報を更新しました。
  • RAMおよびMAC制約の制限を更新しました。
  • 表9-1を改訂しました。
  • 新しい項の「インスタンス化されたアルテラ・メガファンクションのSynplifyのデフォルト動作の変更」を追加しました。
  • 新しい項の「MegaWizard Plug-InマネージャーとIP Toolbenchを使用した知的財産のインスタンス化」を追加しました。
  • 新しい項の「 インテル® Quartus® Prime配置配線専用ファイルを含める」を追加しました。
  • 新しい項の「コンパイルポイントに関するその他の留意事項」を追加しました。
  • 「LogicLock属性の適用」の項を削除しました。
  • 図9-4、9-43、9-47、および9-48を変更しました。
  • 新しい項の「 インテル® Quartus® Prime開発ソフトウェアでのインクリメンタル・コンパイルの実行」を追加しました。
  • 章全体にわたる多数のテキストを変更および追加しました。
  • いくつかの項の名前を変更しました。
  • 「参照ドキュメント」の項を更新しました。
関連情報
レベル 2 の表題