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1.1. Precision RTL Synthesisのサポートについて
1.2. デザインフロー
1.3. インテル デバイスファミリーのサポート
1.4. Precision Synthesis生成ファイル
1.5. Precision Synthesisソフトウェアでのプロジェクトの作成およびコンパイル
1.6. Precision Synthesisデザインのマッピング
1.7. デザイン合成と結果の評価
1.8. インテルFPGA IPコアおよびアーキテクチャーに特有の機能のガイドライン
1.9. Mentor GraphicsPrecision*Synthesisサポート改訂履歴
1.8.1. IP Catalogによって生成されたVerilog HDLファイルを使用したIPコアのインスタンス化
1.8.2. IP Catalogによって生成されたVHDLファイルを使用したIPコアのインスタンス化
1.8.3. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化
1.8.4. 生成されたVerilog HDLファイルを使用したブラックボックスIPファンクションのインスタンス化
1.8.5. 生成されたVHDLファイルを使用したブラックボックスIPファンクションのインスタンス化
1.8.6. HDLコードからのインテルFPGA IPコアの推測
2.10.1.1. IP Catalogによって生成されたVerilog HDLファイルを使用したインテル FPGA IPコアのインスタンス化
2.10.1.2. IP Catalogによって生成されたVHDLファイルを使用したインテル FPGA IPコアのインスタンス化
2.10.1.3. インスタンス化されたインテル FPGA IPコアに対するSynplifyのデフォルト動作の変更
2.10.1.4. IP Catalogとパラメーター・エディターを使用した知的財産のインスタンス化
2.10.1.5. 生成されたVerilog HDLファイルを使用したブラックボックス・コアのインスタンス化
2.10.1.6. 生成されたVerilogファイルを使用したブラックボックスIPコアのインスタンス化
2.10.1.7. ブラックボックスを作成するためのその他のSynplifyソフトウェアの属性
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1.2.1. タイミングの最適化
領域またはタイミングの要件が満たされていない場合は、制約を変更してPrecision Synthesisソフトウェアでデザインを再合成するか、 インテル® Quartus® Prime開発ソフトウェアで配置配線中に制約を変更してデザインを最適化することができます。領域およびタイミングの要件が満たされるまで、このプロセスを繰り返します。
インテル® Quartus® Prime開発ソフトウェアでは、他のオプションや手法を使用して、領域およびタイミングの要件を満たすことができます。たとえば、WYSIWYG Primitive Resynthesisオプションを使用すると、 インテル® Quartus® Prime開発ソフトウェアでEDIFネットリストの最適化を行うことができます。
シミュレーションと分析はデザインプロセスのさまざまな時点で実行できますが、最終タイミング分析は、配置配線の完了後に実行する必要があります。