Stratix 10 GX / SX デバイスの概要

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ID 683729
日付 10/30/2017
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ドキュメント目次
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1. インテル® Stratix® 10 GX / SX デバイスの概要
1. インテル® Stratix® 10 GX / SX デバイスの概要 x
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント 1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション 1.3. FPGA および SoC 機能の概要 1.4. インテル® Stratix® 10デバイスのブロック図 1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン 1.6. HyperFlex コア・アーキテクチャー 1.7. ヘテロジニアス 3D SiP トランシーバー・タイル 1.8. インテル® Stratix® 10デバイスのトランシーバー 1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア 1.10. Interlaken PCS ハード IP コア 1.11. 10G イーサネット・ハード IP コア 1.12. 外部メモリーおよび汎用 I/O 1.13. アダプティブ・ロジック・モジュール (ALM) 1.14. コア・クロッキング 1.15. フラクショナル合成 PLL と I/O PLL 1.16. 内部エンベデッド・メモリー 1.17. 可変精度 DSP ブロック 1.18. HPS ( ハード・プロセッサー・システム ) 1.19. 消費電力管理 1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM) 1.21. デバイス・セキュリティー 1.22. PCI Express を介した CvP (Configuration via Protocol) 1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション 1.24. Fast Forward Compile 1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正 1.26. 改訂履歴
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント x
1.1.1. 使用可能なオプション
1.8. インテル® Stratix® 10デバイスのトランシーバー x
1.8.1. PMA の機能 1.8.2. PCS の機能
1.18. HPS ( ハード・プロセッサー・システム ) x
1.18.1. インテル® Stratix® 10 デバイス の HPS の主な機能
1. インテル® Stratix® 10 GX / SX デバイスの概要

1.11. 10G イーサネット・ハード IP コア

インテル® Stratix® 10デバイスは IEEE 802.3 10 Gbps Ethernet (10GbE) に準拠した 10GBASE-R PCS および PCS ハード IP コアを備えています。拡張可能な 10GbE ハード IP コアは、複数の独立した 10GbE ポートをサポートしながら、すべての 10GBASE-R PCS のインスタンス化に単独の PLL を使用し、コアロジック・リソースとクロック・ネットワークを節減します。

内蔵のシリアル・トランシーバーは、XAUI から 10G への外付け PHY を必要とする 10 GbE XAUI インターフェイス (Attachment Unit Interface) に比べ、マルチポート 10GbE システムがシンプルです。さらに、内蔵のシリアル・トランシーバーには、標準的な 10 Gbps XFP 光モジュールと SFP+ 光モジュールへの直接接続を可能にする信号調整回路が組み込まれています。トランシーバーには、バックプレーン・イーサネット・アプリケーションをサポートされており、10G と 40G のアプリケーションにハード 10GBASE-KR/40GBASE-KR4 の Forward Error Correction (FEC : 前方誤り訂正 ) 回路が内蔵されています。内蔵の 10G Ethernet ハード IP コアおよび 10G トランシーバーは、外付け PHY コスト、ボードスペース、およびシステムの消費電力を低減します。10G Ethernet PCS ハード IP コアおよび 10GBASE-KR FEC は、すべてのトランシーバー・チャネルに含まれています。

レベル 2 の表題