Stratix 10 GX / SX デバイスの概要

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ID 683729
日付 10/30/2017
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ドキュメント目次
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1. インテル® Stratix® 10 GX / SX デバイスの概要
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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント 1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション 1.3. FPGA および SoC 機能の概要 1.4. インテル® Stratix® 10デバイスのブロック図 1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン 1.6. HyperFlex コア・アーキテクチャー 1.7. ヘテロジニアス 3D SiP トランシーバー・タイル 1.8. インテル® Stratix® 10デバイスのトランシーバー 1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア 1.10. Interlaken PCS ハード IP コア 1.11. 10G イーサネット・ハード IP コア 1.12. 外部メモリーおよび汎用 I/O 1.13. アダプティブ・ロジック・モジュール (ALM) 1.14. コア・クロッキング 1.15. フラクショナル合成 PLL と I/O PLL 1.16. 内部エンベデッド・メモリー 1.17. 可変精度 DSP ブロック 1.18. HPS ( ハード・プロセッサー・システム ) 1.19. 消費電力管理 1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM) 1.21. デバイス・セキュリティー 1.22. PCI Express を介した CvP (Configuration via Protocol) 1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション 1.24. Fast Forward Compile 1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正 1.26. 改訂履歴
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント x
1.1.1. 使用可能なオプション
1.8. インテル® Stratix® 10デバイスのトランシーバー x
1.8.1. PMA の機能 1.8.2. PCS の機能
1.18. HPS ( ハード・プロセッサー・システム ) x
1.18.1. インテル® Stratix® 10 デバイス の HPS の主な機能
1. インテル® Stratix® 10 GX / SX デバイスの概要

1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント

インテル® Stratix® 10デバイスには FPGA (GX) および SoC (SX) の 2 種類があります。

  • インテル® Stratix® 10 GX デバイスは最大 1 GHz のコアファブリック性能を提供し、モノリシック・ファブリックに最大 550 万個の LE ( ロジックエレメント ) を収容しています。また、個別のトランシーバー・タイル上に最大 96 個の汎用トランシーパーと、2666 Mbps DDR4 外部メモリー・インターフェイス性能も備えています。トランシーバーは 最大 28.3 Gbps の短距離およびバックプレーン全体で使用できます。これらのデバイスは、最高のトランシーバー帯域幅およびコア・ファブリック性能を必要とする FPGA アプリケーションにおいて、業界をリードするインテル 14 nm トライゲート・プロセス技術の電力効率によって最適化されます。
  • インテル® Stratix® 10 SX デバイスは インテル® Stratix® 10 GX デバイスと同等の機能セットに加えて、クアッドコア 64 ビット ARM Cortex A53 ハード・プロセッサー・システムの搭載が追加されています。

すべての インテル® Stratix® 10ファミリーバリアントでは、インターコネクト配線全体と全機能ブロックの入力での追加 Hyper-Register を含む新しい HyperFlex コア・アーキテクチャーに基づいた高性能ファブリックが共通しています。コア・ファブリックには、インテルの ALM ( アダプティブ・ロジック・モジュール ) と豊富な高性能のビルディング・ブロックを使用したエンハンスト・ロジックアレイも含まれています。

  • M20K (20 kbit) エンベデッド・メモリー・ブロック
  • ハード IEEE 754 準拠の浮動小数点ユニットを備える可変精度 DSP ブロック
  • フラクショナル合成 PLL とインテジャー PLL
  • 外部メモリー・インターフェイス向け PHY とハードメモリー・コントローラー
  • 汎用 IO セル

これらのビルディング・ブロックをクロックするには、 インテル® Stratix® 10デバイスは、専用クロックツリー配線を使用してアプリケーションで必要なクロックツリーの分岐のみを合成するプログラマブル・クロックツリー合成を使用します。すべてのデバイスは、ロジックアレイのインシステム、きめ細やかなパーシャル・リコンフィグレーションをサポートしているため、動作中にロジックをシステムに追加したりシステムから減算したりすることができます。

さらに、すべてのファミリーバリアントは、PMA ( フィジカル・メディア・アタッチメント ) と PCS ( フィジカル・コーディング・サブレイヤー ) を含んだ、高速シリアル・トランシーバーも備えており、さまざまな業界標準および独自のプロトコルを実装するために使用することができます。ハード PCS に加えて、 インテル® Stratix® 10デバイスは 1/x2/x4/x8/x16 レーン・コンフィグレーションで Gen1/Gen2/Gen3 をサポートする PCI Express ハード IP コアの複数のインスタンス化およびすべてのトランシーバーのハード 10GBASE-KR/40GBASE-KR4 FEC を含んでいます。ハード PCS、FEC、および PCI Express IP コアは、貴重なコア・ロジックリソース解放して電力を節約し、生産性を向上させます。

レベル 2 の表題