Stratix 10 GX / SX デバイスの概要

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ID 683729
日付 10/30/2017
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ドキュメント目次
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1. インテル® Stratix® 10 GX / SX デバイスの概要
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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント 1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション 1.3. FPGA および SoC 機能の概要 1.4. インテル® Stratix® 10デバイスのブロック図 1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン 1.6. HyperFlex コア・アーキテクチャー 1.7. ヘテロジニアス 3D SiP トランシーバー・タイル 1.8. インテル® Stratix® 10デバイスのトランシーバー 1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア 1.10. Interlaken PCS ハード IP コア 1.11. 10G イーサネット・ハード IP コア 1.12. 外部メモリーおよび汎用 I/O 1.13. アダプティブ・ロジック・モジュール (ALM) 1.14. コア・クロッキング 1.15. フラクショナル合成 PLL と I/O PLL 1.16. 内部エンベデッド・メモリー 1.17. 可変精度 DSP ブロック 1.18. HPS ( ハード・プロセッサー・システム ) 1.19. 消費電力管理 1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM) 1.21. デバイス・セキュリティー 1.22. PCI Express を介した CvP (Configuration via Protocol) 1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション 1.24. Fast Forward Compile 1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正 1.26. 改訂履歴
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント x
1.1.1. 使用可能なオプション
1.8. インテル® Stratix® 10デバイスのトランシーバー x
1.8.1. PMA の機能 1.8.2. PCS の機能
1.18. HPS ( ハード・プロセッサー・システム ) x
1.18.1. インテル® Stratix® 10 デバイス の HPS の主な機能
1. インテル® Stratix® 10 GX / SX デバイスの概要

1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション

インテル® Stratix® 10 FPGA および SoC は従来の高性能 Stratix V FPGA と比べ大幅な改善をもたらします。

表 1.  Stratix V デバイスと インテル® Stratix® 10 デバイスの主な機能の比較
機能 Stratix V FPGA インテル® Stratix® 10 FPGA および SoC
プロセス・テクノロジー 28 nm TSMC ( プレーナー型トランジスター ) インテル 14 nm トライゲート (FinFET)
ハード・プロセッサー・コア 無 クアッドコア 64 ビット ARM Cortex-A53 (SoC のみ )
コア・アーキテクチャー 従来のインターコネクトを備える従来のコア・アーキテクチャー インターコネクトに Hyper-Register を備える HyperFlex コア・アーキテクチャー
コア性能 500 MHz 1 GHz
消費電力 1x 最低 0.3x
ロジック集積度 952 KLE ( モノリシック ) 5,500 KLE ( モノリシック )
エンベデッド・メモリー (M20K) 52M ビット 229M ビット
18x18 乗算器 3,926
注: Stratix Vデバイスの乗算器は 18x18
11,520
注: インテル® Stratix® 10デバイスの乗算器は 18x19
浮動小数点 DSP 機能 最大1 TFLOP、ソフト浮動小数点加算器と乗算器が必要 最大 10 TFLOPS、ハード IEEE 754 準拠の単精度浮動小数点加算器と乗算器が必要
最大トランシーバー数 66 96
最大トランシーバー・データレート ( チップ間 ) 28.05 Gbps

28.3 Gbps L-Tile

28.3 Gbps H-Tile
最大トランシーバー・データレート ( バックプレーン ) 12.5 Gbps

12.5 Gbps L-Tile

28.3 Gbps H-Tile
ハードメモリー・コントローラー 無

DDR4 @ 1333 MHz/2666 Mbps

DDR3 @ 1067 MHz/2133 Mbps
ハードプロトコル IP PCIe Gen3 x8 (最大 4 インスタンス )

PCIe Gen3 x16 ( 最大 4 インスタンス )

H-Tile デバイスでの SR-IOV (4 物理機能 / 2k 仮想機能 )

10GBASE-KR/40GBASE-KR4 FEC
コア・クロッキングおよび PLL フラクショナル合成 fPLL でサポートされるグローバルクロック、クワドラント・クロック、およびリージョナル・クロック フラクショナル合成 fPLL およびインテジャー IO PLL でサポートされるプログラマブル・クロックツリー合成
レジスター・ステート・リードバックおよびライトバック 不可 ASIC プロトタイピングおよびその他のアプリケーション向けの非破壊レジスター・ステート・リードバックおよびライトバック

上記のイノベーションは次の点を改善します。

  • コア・ロジック・パフォーマンスの向上 : インテル® Stratix® 10デバイスは、インテル 14-nm トライゲート・テクノロジー搭載の HyperFlex コア・アーキテクチャーにより、従来と比べ ２ 倍のコア性能の実現が可能です。
  • 消費電力の低減 : インテル® Stratix® 10デバイスは、インテル 14-nm トライゲート・テクノロジー、HyperFlex コア・アーキテクチャーおよびアーキテクチャーに内臓されているオプションの消費電力削減機能により、従来と比べて最大 70% の消費電力削減が実現可能です。
  • 高集積度 : インテル® Stratix® 10デバイスは、モノリシック・ファブリックに最大 5,500K 個のロジックエレメント (LE)、229 Mbit の演ベデド・メモリー・ブロック (M20K)、および 11,520 個の 18x19 乗算器を備えており、5 倍以上の集積度を実現します。
  • エンベデッド・プロセッシング : インテル® Stratix® 10 SoC は従来の Arria および Cyclone SoC デバイスと互換性のある電力効率とソフトウェアを最適化するためのクアッドコア 64 ビット ARM Cortex-A53 プロセッサーを搭載しています。
  • トランシーバ・パフォーマンスの向上 : インテル® Stratix® 10 GX および SX デバイスはヘテロジニアス 3D SiPトランシーバー・タイルに実装された最大 96 個のトランシーバー・チャネルを搭載しており、30 dB 以上のシステム損失のイコライゼーション可能な信号処理回路でのバックプレーン全体の最大 28.3 Gbps のチップ・ツー・チップと 28.3 Gbps のデータレートをサポートします。
  • DSP 性能の向上 : インテル® Stratix® 10 デバイスの可変精度 DSP ブロックは、最大 10 TeraFLOPS IEEE754 単精度浮動小数点性能を備えたハード固定および浮動小数点機能を備えています。
  • ハード IP 追加 : インテル® Stratix® 10 デバイスには従来のデバイスよりも多くのハード IP ブロックを備えており、ハードメモリー・コントローラーには各バンクに 48個の汎用 IO、各トランシーバー・タイルにはハード PCIe Gen3 x16 フル・プロトコル・スタック、すべてのトランシーバー・チャネルにはハード 10GBASE-KR/40GBASE-KR4 FEC が備わっています。
  • 強化されたコア・クロッキング : インテル® Stratix® 10デバイスはプログラマブル・ブロック・ツリー合成機能を備えており、クロックツリーは必要な位置で合成され、柔軟性を高め、クロッキング・ソリューションの消費電力を削減します。
  • PLL の追加コア : インテル® Stratix® 10デバイスのコア・ファブリックはインテジャー IO PLL とフラクショナル合成 fPLL の両方でサポートされており、従来よりも多くの PLL を使用することができます。
レベル 2 の表題