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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.13. アダプティブ・ロジック・モジュール (ALM)
インテル® Stratix® 10デバイスでは、従来のArria 10およびStratix V FPGA と同じ ALM ( アダプティブ・ロジック・モジュール ) が使用されており、効率的なロジック・ファンクションの実装、およびデバイス世代間における IP の変更が容易に実行可能です。
次の図の ALM ブロック図は 1 つの分割可能なルックアップ・テーブル (LUT)、2 つの専用エンベデッド加算器、4 つの専用レジスターで構成されています。
図 9. インテル® Stratix® 10 FPGA および SoC の ALM ブロック図
ALM の主な特長は次のとおりです。
- 4 つの専用レジスターを持つ 8 入力の分割可能な LUT を備える高いレジスター数を使用し、新しい HyperFlex アーキテクチャーと連動して動作して、 インテル® Stratix® 10デバイスが極めて高いコアロジック使用率で最大限のコア性能を可能にします。
- 選択の 7 つの入力ロジック・ファンクション、全 6 つの入力ロジック・ファンクション、コアロジック使用率を最適化するよう (2 つの独立 4 入力 LUT などの ) 小さな LUT サイズで構成される 2 つの独立ファンクションを実装します。
インテル® Quartus® Prime 開発ソフトウェアは ALM ロジック構造を活用して最高のパフォーマンス、ロジック使用率の最適化、および短時間でのコンパイルを実現します。 インテル® Quartus® Prime 開発ソフトウェアはデザインの再使用を簡素化し、 インテル® Stratix® 10デバイスの ALM アーキテクチャー内にレガシーデザインを自動的にマッピングします。