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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.19. 消費電力管理
インテル® Stratix® 10 デバイスは先進のインテル 14 nm トライゲート・プロセス技術を活用し、すべての新しい HyperFlex コア・アーキテクチャーで Hyper-Folding、パワーゲーティング、ならびにいくつかのオプションの消費電力削減手法を可能にし、従来の高性能のStratix Vデバイスと比較して約 70% の総消費電力を削減します。
SmartVoltage ID 制御の VCCはコアの電源供給の標準オプションで、コードは製造時に各デバイスにプログラムされており、パフォーマンスを維持しながら、スマート電圧レギュレーターでより低い VCCでのデバイス動作が可能です。
新しい HyperFlex コア・アーキテクチャーにより、従来の FPGA に比べ 2 倍速で設計ができます。アーキテクトは、2 倍の性能と同じスループットで、データパスの幅を半分に削減して電力を節約できます。この最適化は Hyper-Folding と言われます。さらに、パワーゲーティングは FPGA 内の未使用リソースのスタティック電力をパワーダウンすることで低減します。 インテル® Quartus® Prime 開発ソフトウェアは、コンフィグレーション時に DSP や M20K ブロックなどの特定の未使用リソースブロックを自動的にパワーダウンします。
インテル® Stratix® 10デバイスのオプションの低消費電力化手法には次があります。
- Low VCCCore Voltage Options — デバイスは 0.8 V および 0.85 V の固定 VCCコア電圧で使用可能であり、パフォーマンスを維持ながら低いコア VCCでデバイス動作が可能
- Low Static Power Options — パフォーマンスを維持しながら標準のスタティック消費電力または低スタティック消費電力のいずれかでデバイスの使用が可能
さらに、 インテル® Stratix® 10デバイスは、業界をリードするインテルの低消費電力トランシーバーを特色としています。また、ソフト実装と比較して見た場合、ロジックリソースを削減するだけでなく大幅な省電力を実現するハード IP ブロックが多数装備されています。通常、ハード IP ブロックは同等のソフトロジック実装と比較して、消費電力を最大 50% 抑えることが可能です。