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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.14. コア・クロッキング
インテル® Stratix® 10デバイスのコア・クロッキングは、プログラム可能なクロックツリー合成を使用します。
この手法は、専用のクロックツリー・ルーティングとスイッチング回路を使用し、 インテル® Quartus® Prime 開発ソフトウェアが設計での必要な正確なクロックツリーの作成を可能にします。クロックツリー合成はクロックツリーの挿入遅延を最小限に抑え、クロックツリーでダイナミック消費電力を低減し、従来のグローバルおよびリージョナル・クロッキング方式との後方互換性を維持しながら、コアのクロック柔軟性を向上させます。
インテル® Stratix® 10デバイスのコアクロック・ネットワークは 1 GHz までのクロックレートで新しい HyperFlex コア・アーキテクチャーをサポートします。また、最大 2666 Mbps のハードメモリー・コントローラーもサポートしており、コアへのクオーターレートの転送が可能です。コア・ネットワークは専用のクロック入力ピン、フラクショナル・クロック合成 PLL、インテジャー I/O PLL によりサポートされています。