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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
パーシャル・リコンフィグレーションは、FPGA の他の部分が動作中であっても FPGA の一部をリコンフィグレーションできます。 この機能は、サービスを中断せずに機能の更新や調整が行えるため、起動時間がクリティカルなシステムでは必要不可欠です。
コストおよび消費電力の削減に加えて、パーシャル・リコンフィグレーションは同時に動作しない機能を FPGA に配置する必要性を排除することで、実質的なロジック集積度を向上させます。代わりに、これらの機能は外部メモリーに格納され、必要に応じてロードされます。これにより、単一 FPGA 上で複数のアプリケーションが可能となるため、必要な FPGA サイズが減り、ボードスペースを節約して消費電力を削減します。 パーシャル・リコンフィグレーションのプロセスは、 インテル® Quartus® Prime 開発ソフトウェアの実証されたインクリメンタル・コンパイル・デザインフロー上に構築されます。
インテル® Stratix® 10デバイスのダイナミック・リコンフィグレーションは、隣接するトランシーバー・チャネル上のデータ転送を維持しながら、トランシーバーのデータレート、プロトコル、およびアナログ設定をチャネルごとに動的に変更できます。ダイナミック・リコンフィグレーションは、オンザフライのマルチプロトコルまたはマルチレートのサポートを必要とするアプリケーションに最適です。トランシーバー内の PMA ブロックと PCS ブロックの両方を、この手法を使用して再構成することができます。トランシーバーのダイナミック・リコンフィグレーションは、コアとトランシーバーの両方を同時にパーシャル・リコンフィグレーションできるように FPGA のパーシャル・リコンフィグレーションと組み合わせて使用できます。