1.8.1. PMA の機能
PMA チャネルはトランスミッター (Tx)、レシーバー (RX) および高速クロッキング・リソースで構成されています。
インテル® Stratix® 10 デバイスは最大で 28.3 Gbps のデータレートの非常に優れたシグナル・インテグリティーを提供します。クロックのオプションには、オプショナル・フラクショナル合成機能を備えた超低ジッター LC タンクベース (ATX) PLL、クロック乗算ユニット (CMU) として動作するチャネル PLL、ならびにフラクショナル合成 PLL (fPLL) が含まれます。
- ATX PLL— インテジャー・モード、あるいはオプションで新しく追加されたフラクショナル合成モードでコンフィグレーション可能です。各 ATX PLL はサポートしているデータレート範囲の最大周波数範囲にまで及ぶため、低ジッターの安定した柔軟性のあるクロックソースを提供します。
- CMU PLL— トランシーバーとして使用していない場合は、選択する PMA チャネルは、トランシーバー・バンク内に追加のマスター・クロックソースを提供するために、CMU として動作するチャネル PLL としてコンフィグレーションできます。
- fPLL— 更に、精度周波数合成機能を持つ専用 fPLL も利用可能です。fPLL は、1 つのリファレンス・クロックソースから複数のクロック周波数を同期させ、複数のプロトコルおよび複数のレートを持つアプリケーションに対し複数のリファレンス・オシレーターを置き換えるために使用できます。
レシーバー側には、各 PMA にクロック・データ・リカバリーのアナログ・トラッキングを可能にする独立したチャネル PLL が含まれます。また、各 PMA は広範囲の周波数スペクトルにおいてトランスミッション・ロスを補償するアドバンスト・イコライゼーション回路も備えています。
- 可変ゲインアンプ (VGA) — レシーバーのダイナミック・レンジを最適化します。
- 連続時間リニアー・イコライザー (CTLE) — 最も低い消費電力でチャネル・ロスを補償します。
- デジジョン・フィードバック・イコライザー (DFE) — クロストークや反射がある状態でもバックプレーン上に追加のイコライゼーション機能を提供します。
- オンダイ・インストルメンテーション (ODI) — ボード立ち上げ中のリンク・イコライゼーション・パラメーターの最適化とインシステム・リンク診断およびイコライゼーション・マージン・テストに役立つオンダイ・アイ・モニタリング機能 (Eye Viewer) を提供します。
図 7. インテル® Stratix® 10のレシーバーブロックの機能
すべてのリンク・イコライゼーション・パラメーターは、新しいアドバンスト・デジタル・アダプティブ・パラメトリック・チューニング (ADAPT) 回路を使用した自動アダプテーション機能を備えています。この回路は DFE タップ重量を動的に設定するために使用され、CTLE パラメーターを調整して VGA ゲインとしきい電圧を最適にします。 最後に、強化された新しい Precision Signal Integrity Calibration Engine (PreSICE) を使用して、電源投入時にすべてのトランシーバー回路ブロックを自動的にキャリブレーションすることで、最適で一貫したシグナル・インテグリティーが保証されます。これにより、リンクマージンが最大になり、堅牢で信頼性が高くエラーのない動作が保証されます。
| 機能 |
性能 |
|---|---|
| チップ間のデータレート |
1 Gbps 8~ 28.3 Gbps ( インテル® Stratix® 10 GX/SX デバイス ) |
| バックプレーン・サポート |
10GBASE-KR 準拠を含め、最大 28.3 Gbps のデータレートでバックプレーンを駆動 |
| 光モジュールサポート |
SFP+/SFP、XFP、CXP、QSFP/QSFP28、QSFPDD、CFP/CFP2/CFP4 |
| ケーブル駆動サポート |
SFP+ Direct Attach、ケーブル経由の PCI Express、eSATA |
| 送信プリエンファシス |
システムチャネルの損失を補償する 5 タップ送信プリエンファシスおよびディエンファシス |
| 連続時間リニアー・イコライザー (CTLE) |
デュアルモード、高ゲイン、高データレート、システムチャネルの損失を補償するリニアー受信イコライゼーション |
| デジション・フィードバック・イコライザー (DFE) |
クロストークのある、またノイズの多い環境下でのバックプレーン・チャネル損失をイコライズするための 15 個の固定タップ DFE |
| アドバンスト・デジタル・アダプティブ・パラメトリック・チューニング (ADAPT) |
CTLE、DFE、VGA ブロックを含んだ、ユーザーロジックからの介入なしで最適なリンクマージンを提供するすべてのリンク・イコライゼーション・パラメーターを自動的に調整する、完全なデジタル・アダプティブ・エンジン |
| 高精度シグナル・インテグリティー・キャリブレーション・エンジン (PreSICE) |
電源投入時にすべてのトランシーバーのキャリブレーション・パラメーターを迅速に補正し最適なシグナル・インテグリティーとジッター・パフォーマンスを提供する、ハード化されたキャリブレーション・コントローラー |
| 送信用LC PLL |
標準プロトコルや独自開発プロトコルといった広範囲を網羅する連続したチューニング範囲を備えた低ジッター ATX ( インダクター - コンデンサー ) PLL |
| フラクショナル PLL |
オンボード水晶発振器に替わって使用が可能で、システムコストを削減するオンチップのフラクショナル周波数シンセサイザー |
| デジタル・アシスト・アナログ CDR |
高速ロック時間による優れたジッター耐性 |
| オンダイ計測 —Eye Viewerおよびジッター・マージン・ツール |
非侵入型高解像度アイ・モニタリング (Eye Viewer) を使用して、ボード立ち上げ、デバッグ、診断の簡素化します。また、トランスミッターからジッターを注入し、システムのリンクマージンを検証します。 |
| ダイナミック・リコンフィグレーション |
トランシーバーの最高の柔軟性を達成するために各トランシーバー・チャネルを個別に制御することを可能にする Avalon メモリーマップド (memory-mapped) インターフェイス |
| PCS-PMA と PCS-PLD の多様なインターフェイス幅 |
デシリアライゼーション幅、エンコーディング、およびレイテンシー削減を柔軟にする、8 ビット、10 ビット、16 ビット、20 ビット、32 ビット、40 ビット、または 64 ビットのインターフェイス幅 |
8 Stratix 10 のトランシーバーはオーバー・サンプリングで 1 Gbps 未満のデータレートがサポート可能です。