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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.18. HPS ( ハード・プロセッサー・システム )
インテル® Stratix® 10 SoC のハード・プロセッサー・システム (HPS) は業界をリードするインテルの第 3 世代の HPS です。 インテル® Stratix® 10 SoC デバイスは、インテル 14 nm トライゲート技術を活用し、クアッドコア 64 ビット ARM Cortex-A53 を内蔵した従来の SoC の 2 倍以上の性能を発揮します。また、HPS はシステムメモリー管理ユニットを追加することでシステム全体のハードウェア仮想化機能を有効にします。これらのアーキテクチャーの改良により、 インテル® Stratix® 10 SoC は無線および有線通信、データ・センター・アクセラレーション、および多数の軍事アプリケーションといった、現在および将来の組み込み市場の要件を確実に満たせます。
図 13. HPS のブロック図