Stratix 10 GX / SX デバイスの概要

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ID 683729
日付 10/30/2017
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ドキュメント目次
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1. インテル® Stratix® 10 GX / SX デバイスの概要
1. インテル® Stratix® 10 GX / SX デバイスの概要 x
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント 1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション 1.3. FPGA および SoC 機能の概要 1.4. インテル® Stratix® 10デバイスのブロック図 1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン 1.6. HyperFlex コア・アーキテクチャー 1.7. ヘテロジニアス 3D SiP トランシーバー・タイル 1.8. インテル® Stratix® 10デバイスのトランシーバー 1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア 1.10. Interlaken PCS ハード IP コア 1.11. 10G イーサネット・ハード IP コア 1.12. 外部メモリーおよび汎用 I/O 1.13. アダプティブ・ロジック・モジュール (ALM) 1.14. コア・クロッキング 1.15. フラクショナル合成 PLL と I/O PLL 1.16. 内部エンベデッド・メモリー 1.17. 可変精度 DSP ブロック 1.18. HPS ( ハード・プロセッサー・システム ) 1.19. 消費電力管理 1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM) 1.21. デバイス・セキュリティー 1.22. PCI Express を介した CvP (Configuration via Protocol) 1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション 1.24. Fast Forward Compile 1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正 1.26. 改訂履歴
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント x
1.1.1. 使用可能なオプション
1.8. インテル® Stratix® 10デバイスのトランシーバー x
1.8.1. PMA の機能 1.8.2. PCS の機能
1.18. HPS ( ハード・プロセッサー・システム ) x
1.18.1. インテル® Stratix® 10 デバイス の HPS の主な機能
1. インテル® Stratix® 10 GX / SX デバイスの概要

1.21. デバイス・セキュリティー

前世代のデバイスに搭載された堅牢なセキュリティ機能をベースにした インテル® Stratix® 10 FPGA および SoC には、多くの革新的なセキュリティー強化機能が搭載されています。これらの機能は SDM で管理され、暗号化、認証、キーストレージ、改ざん防止サービスと緊密に結合されたデバイスのコンフィグレーションとリコンフィグレーションを実現します。

SDM で提供されるセキュリティー・サービスには、次が含まれています。

  • ビットストリーム暗号化
  • 多要素認証
  • AES-256、SHA-256/384、ECDSA-256/384 といったハード化された暗号化と認証アクセラレーション
  • 揮発性および不揮発性の暗号化キーストレージと管理
  • HPS のブートコード認証
  • PUF (Physically Unclonable Function) サービス
  • アップデート可能な設定プロセス
  • セキュア・デバイス・メンテナンスおよびアップグレード機能
  • サイドチャネル攻撃対策
  • 選択のセクターゼロ化を含むセンサー入力およびセキュリティー攻撃に対するスクリプト化レスポンス
  • リードバック、JTAG、およびテストモードの無効化
  • SEU ( シングル・イベント・アップセット ) に対するエンハンスト応答

SDM および関連するセキュリティー・サービスは、 インテル® Stratix® 10 の設計において堅牢なマルチレイヤーのセキュリティーを提供します。

レベル 2 の表題