1.18.1. インテル® Stratix® 10 デバイスの HPS の主な機能

Stratix 10 GX / SX デバイスの概要

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ID 683729

日付 10/30/2017

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1.18.1. インテル® Stratix® 10 デバイスの HPS の主な機能

表 14. インテル® Stratix® 10 GX / SX デバイスの HPS の主な機能
機能	説明
クアッドコア ARM Cortex-A53 MPCore プロセッサー・ユニット	2.3 MIPS/MHz の命令効率最大 1.5 GHz までの CPU 周波数 1.5 GHz で 13,800 MIPS のトータル動作性能 ARMv8-A アーキテクチャー 64 ビットおよび 32 ビットの ARM 命令の実行メモリー・フットプリントを 30% 削減する 16 ビットおよび 32 ビットの Thumb 命令 8 ビット Java バイトコードによるJazelle® RCT 実行アーキテクチャーダイナミック分岐予測を備えたスーパースカラー、可変長、アウト・オブ・オーダー実行のパイプライン ARM NEON™ メディア処理エンジンの向上単精度および倍精度の浮動小数点ユニット CoreSight™ デバッグおよびトレース技術
システムメモリー管理ユニット	ユニファイド・メモリー・モデルを可能にし、FPGA ファブリックに実装されたペリフェラル内にハードウェア仮想化を拡張
キャッシュ・コヒーレンシー・ユニット	コプロセッシング・エレメントの双方向のコヒーレンシーを提供するシステム全体に伝播される、キャッシュに格納された共有データの変更
キャッシュ	L1 キャッシュ 32 KB の命令キャッシュ w/ パリティーチェック 32 KB の L1 データキャッシュ w/ ECC パリティーチェック L2 キャッシュ 1MB 共有 8 ウェイ・セット・アソシエイティブ TAG RAM 上でのパリティーおよびデータ RAM 上での ECC ( 誤り訂正コード ) による SEU 保護キャッシュ・ロックダウン・サポート
オンチップ・メモリー	256 KB のスクラッチ・オンチップ RAM
HPS 向け外部 SDRAM およびフラッシュメモリー・インターフェイス	DDR4、DDR3、LPDDR3 をサポートするハードメモリー・コントローラー 72 ビット (64 ビット + 8 ビット ECC) をサポートする選択パッケージを持つ 40 ビット (32 ビット + 8 ビット ECC) 最大 2666 Mbps の DDR4 および 2166 Mbps の DDR3 の周波数をサポート計算、エラー訂正、ライトバック訂正、エラーカウンターを含む ECC ( 誤り訂正コード ) のサポート個々の SDRAM バースト上の Software Configurable Priority スケジューリングすべての JEDEC 規定のタイミング・パラメーターをサポートする完全なプログラマブル・タイミング・パラメーター FPGA ファブリックへのインターフェイス用のAXI® QoS (Quality of Service : サービス品質 ) をサポートするハードメモリー・コントローラーへのマルチポート・フロントエンド (MPFE) スケジューラー・インターフェイス NAND フラッシュ・コントローラー ONFI 1.0 内蔵ディスクリプター・ベースの DMA プログラマブル・ハードウェア ECC をサポート 8 ビットおよび 16 ビットのフラッシュデバイスをサポートセキュアデジタル SD/SDIO/MMC コントローラー eMMC 4.5 内蔵ディスクリプター・ベースの DMA CE-ATA デジタルコマンドのサポート 50 MHz の動作周波数ダイレクト・メモリー・アクセス (DMA) コントローラー 8 チャネル最大 32 個のペリフェラルハンドシェイク・インターフェイスをサポート
通信インターフェイス・コントローラー	3 つの DMA 内蔵 10/100/1000 イーサネット MAC ( メディア・アクセス・コントローラー ) RGMII および RMII 外部 PHY インターフェイスのサポート FPGA ロジックにより他の PHY インターフェイスをサポート ( オプション ) GMII MII RMII (MII ー RMII 間のアダプターが必要 ) RGMII (GMII ー RGMII 間のアダプターが必要 ) SGMII (GMII ー SGMII 間のアダプターが必要 ) 精度ネットワークのクロック同期化のための IEEE 1588-2002 および IEEE 1588-2008 標準規格をサポート受信フレームのための IEEE 802.1Q VLAN タグ検出をサポートイーサネット AVB 標準規格のサポート 2 つの DMA 対応 USB On-The-Go (OTG) コントローラーデュアルロール・デバイス ( デバイス機能とホスト機能 ) 高速 (480 Mbps) 全速 (12 Mbps) 全速 (1.5 Mbps) USB 1.1 をサポート ( 全速と低速 ) 内蔵ディスクリプター・ベースのスキャッター・ギャザー DMA 外部 ULPI PHY をサポート最大 16 個のコントロール・エンドポイントを含んだ双方向エンドポイント最大 16 個のホストチャネル汎用ルートハブをサポート OTG 1.3 および OTG 2.0 モードにコンフィグレーション可能 5 つの I²C コントローラー ( 3 つは EMACで外部 PHY への MIO 向けに使用可能 ) 100Kbps と 400Kbps の両モードをサポート 7 ビットと 10 ビットの両アドレッシング・モードをサポートマスターとスレーブの動作モードをサポート 2 つの UART 16550 互換性 115.2Kbaud までのプログム可能なボーレート 4 のシリアル・ペリフェラル・インターフェイス (SPI) ( マスター 2 つ、スレーブ 2 つ ) 全二重および半二重
タイマーおよび I/O	タイマー 4 つの汎用タイマー 4 つのウォッチドッグ・タイマー HPS ペリフェラルを直接 I/O に接続できる 48 個の HPS ダイレクト I/O HPS DDR アクセス向けに HPS への割り当てが可能な最大 3 つまでの IO48 バンク
ロジックコアへのインターコネクト	FPGA ー HPS ブリッジ FPGA ファブリック内の IP バスマスターによる HPS バススレーブへのアクセスが可能コンフィグレーション可能な 32 / 64 / 128 ビットの AMBA AXI インターフェイス HPS ー FPGA ブリッジ HPS バスマスターによる FPGA ファブリック内のバススレーブへのアクセスが可能コンフィグレーション可能な 32 / 64 / 128 ビットの AMBA AXI インターフェイスにより、FPGA ファブリックへの広帯域幅での HPS マスター・トランザクションが可能 HPS ー SDM および SDM ー HPS ブリッジ HPS の SDM ブロックへの到達、および SDM による HPS のブートストラップが可能軽量 HPS ー FPGA ブリッジ FPGA ファブリック内の HPS からソフト・ペリフェラルへの低レイテンシー・レジスター・アクセスに適した軽量 32 ビットの AXI インターフェイス FPGA ー HPS SDRAM ブリッジ 32 / 64 / 128 ビットのデータパスをサポートする最大 3 つの AMBA AXI インターフェイス