1.26. 改訂履歴

Stratix 10 GX / SX デバイスの概要

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ID 683729

日付 10/30/2017

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1.26. 改訂履歴

表 15. 改訂履歴
日付	バージョン	変更内容
2017 年 10 月	2017.10.30	以下を変更 : エンベデッド eSRAM 機能を削除 Stratix 10 デバイスのサンプル製品コードと使用可能なオプションの図から、低電力 (VID)、軍事用の動作温度オプション、およびパッケージ・コード 53 を削除 Stratix V デバイスとインテル® Stratix® 10デバイスの主な機能の比較の表にある、L-Tile デバイスの最大トランシーバーのデータレート ( チップ間 ) 仕様を変更
2016 年 10 月	2016.10.31	以下を変更 : 使用可能なトランシーバー数を 96 へ変更単精度浮動小数点の性能を 10 TeraFLOPS へ変更最大データレートを 28.3 Gbps へ変更章「Stratix 10 GX / SX デバイスの概要」に記載のあるいくつかの機能を変更項「Stratix 10 ファミリーバリアント」にある GX および SX デバイスの内容を変更 Stratix 10 デバイスのサンプル製品コードと使用可能なオプションの図を変更 Stratix V デバイスと Stratix 10 デバイスの主な機能の比較の表にリストされている機能を変更 Stratix 10 FPGA および SoC デバイスの共通機能の表にある次の内容を変更 : トランシーバー・ハード IP 内部メモリーブロックコア・クロック・ネットワークパッケージング項「Stratix 10 FPGA および SoC ファミリープラン」のすべての表を再編成し更新項「Arria 10 FPGA および Stratix 10 FPGA 間の移行」を削除トランシーバー PCS の機能の表から脚注を削除項「外部メモリーおよび汎用 I/O」の HMC の説明を変更項「フラクショナル合成 PLL と I/O PLL」の fPLL 数を変更 Stratix 10 デバイスの HPS の主な機能の表で HMC データ幅を明記項「内部エンベデッド・メモリー」の記述内容を変更トランシーバー PCS の機能の表にある Standard PCS と SDI PCS 機能のデータレートを変更項「PCI Express Gen1/Gen2/Gen3 Hard IP コア」に注釈を追加 Stratix 10 デバイスの HPS の主な機能の表を更新 Stratix 10 デバイスの HPS の主な機能の表のキャッシュ・コヒーレンシー・ユニットの内容を変更Stratix 10 デバイスの HPS の主な機能の表の HPS 向け外部 SDRAM およびフラッシュメモリー・インターフェイスの内容を変更
2015 年 12 月	2015.12.04	初版