Stratix 10 GX / SX デバイスの概要

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ID 683729
日付 10/30/2017
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ドキュメント目次
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1. インテル® Stratix® 10 GX / SX デバイスの概要
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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント 1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション 1.3. FPGA および SoC 機能の概要 1.4. インテル® Stratix® 10デバイスのブロック図 1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン 1.6. HyperFlex コア・アーキテクチャー 1.7. ヘテロジニアス 3D SiP トランシーバー・タイル 1.8. インテル® Stratix® 10デバイスのトランシーバー 1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア 1.10. Interlaken PCS ハード IP コア 1.11. 10G イーサネット・ハード IP コア 1.12. 外部メモリーおよび汎用 I/O 1.13. アダプティブ・ロジック・モジュール (ALM) 1.14. コア・クロッキング 1.15. フラクショナル合成 PLL と I/O PLL 1.16. 内部エンベデッド・メモリー 1.17. 可変精度 DSP ブロック 1.18. HPS ( ハード・プロセッサー・システム ) 1.19. 消費電力管理 1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM) 1.21. デバイス・セキュリティー 1.22. PCI Express を介した CvP (Configuration via Protocol) 1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション 1.24. Fast Forward Compile 1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正 1.26. 改訂履歴
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント x
1.1.1. 使用可能なオプション
1.8. インテル® Stratix® 10デバイスのトランシーバー x
1.8.1. PMA の機能 1.8.2. PCS の機能
1.18. HPS ( ハード・プロセッサー・システム ) x
1.18.1. インテル® Stratix® 10 デバイス の HPS の主な機能
1. インテル® Stratix® 10 GX / SX デバイスの概要

1.6. HyperFlex コア・アーキテクチャー

インテル® Stratix® 10 FPGA および SoC は、新しい HyperFlex コア・アーキテクチャーを搭載したモノリシック・コア・ファブリックに基づいています。HyperFlex コア・アーキテクチャーは、従来のハイエンド FPGA に比べ 2 倍のクロック周波数性能を駆動し、最大 70% の消費電力削減を実現します。HyperFlex コア・アーキテクチャーは、この性能のブレークスルーに加えて次の多くの利点があります。

  • スループットの向上 — 2 倍のコア性能を活用することでスループットのブレイクスルーをもたらします。
  • 電力効率の改善 — HyperFlex によって小型化された IP サイズを使用することで、以前であれば複数のデバイスにまたがっていたデザインを 1 つのデバイスに統合し、従来のデバイスに比べ最大 70％ 電力を削減します。
  • デザイン機能強化 — 高速化されたクロック周波数により、バス幅と IP サイズを縮小し、FPGA リソースをさらに解放し、より優れた機能が追加可能です。
  • 設計者の生産性向上 — Hyper-Aware デザインツールを使用して、配線密集とデザインのイタレーションを減少し、タイミング・クロージャーをより迅速にするタイミングマージンを拡大します。

アダプティブ・ロジック・モジュール (ALM) に見られる従来型のユーザーロジックに加え、HyperFlex コア・アーキテクチャーは FPGA ファブリック全域にわたってバイパス可能なレジスターが埋め込まれています。Hyper-Register と呼ばれるこの追加レジスターは、すべてのインターコネクト配線セグメントと、すべてのファンクション・ブロックの入力で使用できます。

図 3. バイパス可能な Hyper-Register

Hyper-Register は 2 倍のコア性能を達成するために次の主要なデザイン手法を有効にします。

  • クリティカル・パスを解消するきめ細かい Hyper-Retiming
  • 配線遅延を解消するゼロ・レイテンシーの Hyper-Pipelining
  • クラス最高の性能を実現する柔軟な Hyper-Optimization

これらの手法をデザインで使用すると、Hyper-Aware デザインツールは Hyper-Register を自動的に使用して、最大のコアクロック周波数を実現します。

図 4. HyperFlex コア・アーキテクチャー
レベル 2 の表題