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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.22. PCI Express を介した CvP (Configuration via Protocol)
PCI Express を介した CvP (Configuration via Protocol) は FPGA を PCI Express バスにコンフィグレーションすることができ、ボードのレイアウトが簡素化され、システム統合が向上します。この手法により、FPGA がコンフィグレーションされる前に autonomous モードで動作するエンベデッド PCI Express ハード IP コアを使用することで、PCI Express 仕様で許容の 100 ms の時間内に PCI Express バスをパワーアップしてアクティブにすることができます。 インテル® Stratix® 10デバイスは、デバイスがリコンフィグレーションされている間、PCI Express リンクのアクティブ状態を維持することによりシステムのダウンタウンを減らす PCI Express バス全体のパーシャル・リコンフィグレーションもサポートしています。