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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
インテル® Stratix® 10 FPGA および SoC は堅牢な SEU エラー検出ならびに訂正回路を提供します。検出と訂正の回路には、コンフィグレーション RAM (CRAM) プログラミング・ビットとユーザーメモリーの保護が含まれています。CRAM は連続的に動作する CRC エラー検出回路で保護されており、1 つまたは 2 ビット・エラーを自動的に訂正し、それを上回る複数のビットエラーを検出する統合された ECC が装備されています。CRAM は、連続的に動作するパリティーチェッカー回路で保護されています。
CRAM アレイの物理的なレイアウトは、大部分の MBU (multi-bit upset) が内蔵の CRAM ECC 回路によって自動的に訂正される個別の 1 ビットまたは 2 ビット・エラーとして発生するように最適化されています。CRAM 保護に加えて、ユーザーメモリーもエラー検出と訂正のために内蔵の ECC 回路を含み、レイアウトが最適化されています。
SEU エラー検出ならびに訂正のハードウェアはソフト IP および インテル® Quartus® Prime 開発ソフトウェアの両方でサポートされており、完全な SEU 緩和ソリューションを提供します。完全なソリューションのコンポーネントは次のとおりです。
- CRAM およびユーザー M20K メモリー・ブロックでのハードエラー検出と訂正
- SEU の発生を最小に抑える最適化された物理メモリーレイアウト
- CRAM が使用ビットあるいは未使用ビットに影響するかどうかをレポートするセンシティビティー・プロセッシング・ソフト IP コア
- 試用目的で CRAM ビットの状態を変更する インテル® Quartus® Prime 開発ソフトウェアのサポートを備えたフォールト・インジェクションIP コア
- インテル® Quartus® Prime 開発ソフトウェアの階層的タグ付け
- SDM ( セキュア・デバイス・マネージャー ) およびクリティカル・オンチップ・ステート・マシンで使用される TMR ( トリプルモード冗長 )
上のリストにある SEU の緩和機能に加えて、 インテル® Stratix® 10 デバイスで使用されるインテル 14 nm トライゲート・プロセス・テクノロジーは、従来のプレーナー・トランジスターより SEU の影響が少ない FinFET トランジスターに基づいています。