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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.15. フラクショナル合成 PLL と I/O PLL
インテル® Stratix® 10デバイスには、トランシーバーとともに使用するかコア・ファブリックで使用可能な最大 32 個のフラクショナル合成 PLL (fPLL) があります。
fPLL は 3D SiP トランシーバー・タイルに配置されており、タイルあたり 8 個でトランシーバー・チャネルに隣接しています。fPLL は単一のリファレンス・クロックソースから複数のクロック周波数を合成することにより、ボード上で必要なオシレーター数と必要なクロックピン数の両方を低減するために使用できます。トランシーバー送信 PLL のリファレンス・クロック周波数の合成に加えて、fPLL は送信クロッキングで直接使用することも可能です。各 fPLL は、従来のインテジャー・モードまたは三次デルタシグマ変調によるエンハンスト・フラクショナル合成モード用に独立して構成することができます。
fPLL に加えて、 インテル® Stratix® 10デバイスには、外部メモリー・インターフェイスと高速 LVDS インターフェイスの設計を簡素化する、コア・ファブリックで汎用として使用できる最大 34 個のインテジャー I/O PLL (IOPLL) があります。IOPLL は 48 個の汎用 I/O が各バンクに配置されており、I/O バンクごとに 1 個で各 I/O バンク内のハードメモリー・コントローラーと LVDS SerDes に隣接しています。これにより、IOPLL が I/O を使用する I/O と密接に結合されているため、タイミング収束が容易になります。IOPLL は、クロック・ネットワーク遅延補償やゼロ遅延クロック・バッファリングなどのコアの汎用アプリケーションに使用できます。