Stratix 10 GX / SX デバイスの概要

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ID 683729
日付 10/30/2017
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ドキュメント目次
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1. インテル® Stratix® 10 GX / SX デバイスの概要
1. インテル® Stratix® 10 GX / SX デバイスの概要 x
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント 1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション 1.3. FPGA および SoC 機能の概要 1.4. インテル® Stratix® 10デバイスのブロック図 1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン 1.6. HyperFlex コア・アーキテクチャー 1.7. ヘテロジニアス 3D SiP トランシーバー・タイル 1.8. インテル® Stratix® 10デバイスのトランシーバー 1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア 1.10. Interlaken PCS ハード IP コア 1.11. 10G イーサネット・ハード IP コア 1.12. 外部メモリーおよび汎用 I/O 1.13. アダプティブ・ロジック・モジュール (ALM) 1.14. コア・クロッキング 1.15. フラクショナル合成 PLL と I/O PLL 1.16. 内部エンベデッド・メモリー 1.17. 可変精度 DSP ブロック 1.18. HPS ( ハード・プロセッサー・システム ) 1.19. 消費電力管理 1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM) 1.21. デバイス・セキュリティー 1.22. PCI Express を介した CvP (Configuration via Protocol) 1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション 1.24. Fast Forward Compile 1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正 1.26. 改訂履歴
1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント x
1.1.1. 使用可能なオプション
1.8. インテル® Stratix® 10デバイスのトランシーバー x
1.8.1. PMA の機能 1.8.2. PCS の機能
1.18. HPS ( ハード・プロセッサー・システム ) x
1.18.1. インテル® Stratix® 10 デバイス の HPS の主な機能
1. インテル® Stratix® 10 GX / SX デバイスの概要

1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン

表 4.   インテル® Stratix® 10 GX/SX FPGA および SoC ファミリープラン 1 — FPGA コア

インテル® Stratix® 10 GX/SX デバイス名

ロジックエレメント (KLE)

M20K ブロック数

M20K Mbits

MLAB 数

MLAB Mbits

18X19 乗算器数 1

GX 400/

SX 400

 378 1,537 30 3,204 2 1,296

GX 650/

SX 650

 612 2,489 49 5,184 3 2,304

GX 850/

SX 850

 841 3,477 68 7,124 4 4,032

GX 1100/

SX 1100

 1,092 4,401 86 9,540 6 5,040

GX 1650/

SX 1650

 1,624 5,851 114 13,764 8 6,290

GX 2100/

SX 2100

 2,005 6,501 127 17,316 11 7,488

GX 2500/

SX 2500

 2,422 9,963 195 20,529 13 10,022

GX 2800/

SX 2800

 2,753 11,721 229 23,796 15 11,520

GX 4500/

SX 4500

 4,463 7,033 137 37,821 23 3,960

GX 5500/

SX 5500

 5,510 7,033 137 47,700 29 3,960

表 5.   インテル® Stratix® 10 GX/SX FPGA および SoC ファミリープラン 2 — インターコネクト、PLL およびハード IP

インテル® Stratix® 10 GX/SX デバイス名

インターコネクト PLL ハード IP
最大 GPIO 数 最大 XCVR 数 fPLL 数 I/O PLL 数 PCIe ハード IP ブロック数

GX 400/

SX 400

 392 24 8 8 1

GX 650/

SX 650

 400 48 16 8 2

GX 850/

SX 850

 736 48 16 15 2

GX 1100/

SX 1100

 736 48 16 15 2

GX 1650/

SX 1650

 704 96 32 14 4

GX 2100/

SX 2100

 704 96 32 14 4

GX 2500/

SX 2500

 1160 96 32 24 4

GX 2800/

SX 2800

 1160 96 32 24 4

GX 4500/

SX 4500

 1640 24 8 34 1

GX 5500/

SX 5500

 1640 24 8 34 1

表 6.   インテル® Stratix® 10 GX/SX FPGA および SoC ファミリー・パッケージ・プラン 1 セルの凡例 : 汎用 I/O、高電圧 I/O、LVDS ペア、トランシーバー2 3 4 5 6 7

インテル® Stratix® 10 GX/SX デバイス名

F1152

HF35

(35x35 mm2)

F1760

NF43

(42.5x42.5 mm2)

F1760

NF43

(42.5x42.5 mm2)

GX 400/

SX 400

 392、8、192、24    

GX 650/

SX 650

 392、8、192、24 400、16、192、48  

GX 850/

SX 850

     688、16、336、48

GX 1100/

SX 1100

     688、16、336、48

GX 1650/

SX 1650

     688、16、336、48

GX 2100/

SX 2100

     688、16、336、48

GX 2500/

SX 2500

     688、16、336、48

GX 2800/

SX 2800

     688、16、336、48

GX 4500/

SX 4500

      

GX 5500/

SX 5500

      
表 7.   インテル® Stratix® 10 GX/SX FPGA および SoC ファミリー・パッケージ・プラン 2セルの凡例 : 汎用 I/O、高電圧 I/O、LVDS ペア、トランシーバー2 3 4 5 6 7

インテル® Stratix® 10 GX/SX デバイス名

F2112

NF48

(47.5x47.5 mm2)

F2397

UF50

(50x50 mm2)

F2912

HF55

(55x55 mm2)

GX 400/

SX 400

      

GX 650/

SX 650

      

GX 850/

SX 850

 736、16、360、48    

GX 1100/

SX 1100

 736、16、360、48    

GX 1650/

SX 1650

   704、32、336、96  

GX 2100/

SX 2100

   704、32、336、96  

GX 2500/

SX 2500

   704、32、336、96 1160、8、576、24

GX 2800/

SX 2800

   704、32、336、96 1160、8、576、24

GX 4500/

SX 4500

     1640、8、816、24

GX 5500/

SX 5500

     1640、8、816、24
1 27x27 乗算器数は 18x19 乗算器数の半分です。
2 すべてのパッケージは 1.0mm ピッチのボール・グリッド・アレイです。
3 高電圧 I/O ピンは 3 V および 2.5 V のインターフェイスで使用されます。
4 各 LVDS ペアは差異入力または差異出力のいずれかとしてコンフィグレーションされます。
5 高電圧 I/O ピンおよび LVDS ペアは汎用 I/O 数に含まれています。トランシーバーは別にカウントされます。
6 各パッケージのカラムは、カラム内ですべてのデバイスのピン・マイグレーション ( 共通回路ボード・フットプリント ) を提供しています。
7 インテル® Stratix® 10 GX デバイスは同じパッケージ内の インテル® Stratix® 10 SX デバイスでピン・マイグレーションが可能です。
レベル 2 の表題