1. インテル® Stratix® 10 GX / SX デバイスの概要

1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント 1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション 1.3. FPGA および SoC 機能の概要 1.4. インテル® Stratix® 10デバイスのブロック図 1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン 1.6. HyperFlex コア・アーキテクチャー 1.7. ヘテロジニアス 3D SiP トランシーバー・タイル 1.8. インテル® Stratix® 10デバイスのトランシーバー 1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア 1.10. Interlaken PCS ハード IP コア 1.11. 10G イーサネット・ハード IP コア 1.12. 外部メモリーおよび汎用 I/O 1.13. アダプティブ・ロジック・モジュール (ALM) 1.14. コア・クロッキング 1.15. フラクショナル合成 PLL と I/O PLL 1.16. 内部エンベデッド・メモリー 1.17. 可変精度 DSP ブロック 1.18. HPS ( ハード・プロセッサー・システム ) 1.19. 消費電力管理 1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM) 1.21. デバイス・セキュリティー 1.22. PCI Express を介した CvP (Configuration via Protocol) 1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション 1.24. Fast Forward Compile 1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正 1.26. 改訂履歴

1.1.1. 使用可能なオプション

1.8.1. PMA の機能 1.8.2. PCS の機能

1.18.1. インテル® Stratix® 10 デバイス の HPS の主な機能