| テクノロジー |
- 14 nm インテル・トライゲート (FinFET) プロセス・テクノロジー
- SmartVoltage ID (VID) で制御される標準 VCCオプション
- 0.8 V と0.85 V のオプション VCCコア電圧
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| 低消費電力シリアル・トランシーバー |
- 最大 96 個のトランシーバーが使用可能
- インテル® Stratix® 10 GX/SX デバイスでの 1 ~ 28.3 Gbps の連続動作範囲
- インテル® Stratix® 10 GX/SX デバイス最大 28.3 Gbpsをサポートするバックプレーン
- オーバーサンプリングを使用した最小125 Mbps の拡張可能
- ユーザーによるコンフィグレーション可能なフラクショナル合成機能を備えた ATX 送信 PLL
- XFP、SFP+、QSFP/QSFP28、CFP/CFP2/CFP4 の光モジュールをサポート
- アダプティブ・リニアーとデジション・フィードバック・イコライゼーション
- 送信プリエンファシスとディエンファシス
- 個々のトランシーバー・チャネルのダイナミック・パーシャル・リコンフィグレーション
- オンチップ計測 (Eye Viewer 非侵入型データ・アイ・モニタリング )
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| 汎用 I/O |
- 最大 1640 個の GPIO が使用可能
- 1.6 Gbps LVDS — すべてのペアをレシーバーもしくはトランスミッターとしてコンフィグレーション可能
- 1333 MHz/2666 Mbps DDR4 外部メモリー・インターフェイス
- 1067 MHz/2133 Mbps DDR3 外部メモリー・インターフェイス
- 1.2 V ~ 3.0 V のシングルエンド LVCMOS/LVTTL とのインターフェイス
- オンチップ終端 (OCT)
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| エンベッデッド・ハード IP |
- PCIe Gen1/Gen2/Gen3 完全なプロトコルスタック、x1/x2/x4/x8/x16 エンドポイントおよびルートポート
- DDR4/DDR3/LPDDR3 ハードメモリー・コントローラー ( ソフト・メモリー・コントローラーを使用する RLDRAM3/QDR II+/QDR IV)
- 各デバイス内での複数のハード IP インスタンス化
- シングルルート I/O 仮想化 (SR-IOV)
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| トランシーバー・ハード IP |
- 10GBASE-KR と 40GBASE-KR4 の前方向誤り訂正 (FEC)
- 10G Ethernet PCS
- PCI Express (PIPE) インターフェイス
- Interlaken PCS
- ギガビット・イーサネット PCS
- 確定的レイテンシーをサポートする CPRI (Common Public Radio Interface) PCS
- 高速ロックタイムをサポートする GPON ( ギガビット受動光ネットワーク ) PCS
- 8B/10B、64B/66B、64B/67B のエンコーダーとデコーダー
- 独自規格のプロトコル向けのカスタム・モード・サポート
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| 消費電力管理 |
- SmartVoltage ID 制御のスタンダード VCCオプション
- 低スタティック消費電力デバイスオプション
- インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション消費電力解析
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| 高性能モノリシック・コア・ファブリック |
- インターコネクト配線とすべての機能ブロックの入力にわたる Hyper-Register を使用した HyperFlex コア・アーキテクチャー
- モノリシック・ファブリックにより、コンパイル時間を短縮し、ロジック使用率を向上
- 強化されたアダプティブ・ロジック・モジュール (ALM)
- 輻輳を低減し、コンパイル時間を向上させる目的で改良されたMultiTrack配線アーキテクチャー
- プログラマブル・クロックツリー合成を備えた階層コアクロック・アーキテクチャー
- きめ細かなパーシャル・リコンフィグレーション
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| 内部メモリーブロック |
- M20K — ハード誤り訂正コード (ECC) を備えた 20Kb メモリーブロック
- MLAB — 分散された LUTRAM の 640 ビット・メモリー
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| 可変精度 DSP ブロック |
- IEEE 754 準拠のハード単精度浮動小数点機能
- 18x19 から 54x54 までの精度レベルの信号処理をサポート
- 27x27 と 18x19 乗算器モードをネイティブにサポート
- シストリック有限インパルス応答 (FIR) 用の 64 ビット・アキュムレーターおよびカスケード接続
- 内部係数メモリーバンク
- 前置加算器と前置減算器による効率の向上
- パイプライン・レジスターの増設による性能向上と消費電力の低減
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| フェーズ・ロック・ループ (PLL) |
- フラクショナル・モードおよびインテジャー・モードをサポートするフラクショナル合成 PLL (fPLL)
- 3 次デルタシグマ変調を備えたフラクショナル・モード
- プログラマブル周波数合成
- 汎用 I/O に隣接するインテジャー PLL、外部メモリー、LVDS インターフェイス、クロック遅延補償、ゼロ遅延バッファーをサポート
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| コア・クロック・ネットワーク |
- 1 GHz ファブリック・クロッキング
- 2666 Mbps の DDR4 インターフェイスを備えた 667 MHz 外部メモリー・インターフェイス・クロッキングをサポート
- 1600 Mbps の LVDS インターフェイスを備えた 800 MHz LCDSインターフェイス・クロッキングをサポート
- リージョナル、およびペリフェラル・クロック・ネットワークとの後方互換性のあるプログラム可能なクロックツリー合成グローバル
- ダイナミック電力を最小限に抑えるための必要に応じてのみ合成されるクロック
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| コンフィグレーション |
- 専用のセキュア・デバイス・マネージャー
- ソフトウェア・プログラマブル・デバイス・コンフィグレーション
- シリルおよびパラレル・フラッシュ・インターフェイス
- PCIe Gen1、Gen2、または Gen3 を使用する CvP (Configuration via protocol)
- コア・ファブリックのきめ細かなパーシャル・リコンフィグレーション
- トランシーバーと PLL のダイナミック・リコンフィグレーション
- AES-256、SHA-256/384、ECDSA-256/384 アクセラレーター、および多要素認証 (MFA) を含む包括的なセキュリティー機能
- PUF (Physically Unclonable Function) サービス
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| パッケージング |
- インテルの Embedded Multi-die Interconnect Bridge (EMIB) パッケージング・テクノロジー
- 異なるデバイス集積度間でシームレスな移行が可能な同一パッケージ・フットプリント備えた複数のデバイス集積度
- ボール間隔が 1.0 mm の Fineline BGA パッケージ
- 鉛および鉛フリー・パッケージのオプション
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| ソフトウェアとツール |
- 新しいコンパイラーと Hyper-Aware デザインフローを備えた インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション デザインスイート
- HyperFlex アーキテクチャーの性能を限界まで引き出す Fast Forwad コンパイラー
- トランシーバー・ツールキット
- プラットフォーム・デザイン統合ツール
- DSP Builder アドバンスト・ブロックセット
- OpenCL™サポート
- SoC エンベデッド・デザインスイート (EDS)
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