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1.1. インテル® Stratix® 10 デバイス・ファミリー・バリアント
1.2. インテル® Stratix® 10 FPGA および SoC におけるイノベーション
1.3. FPGA および SoC 機能の概要
1.4. インテル® Stratix® 10デバイスのブロック図
1.5. インテル® Stratix® 10 FPGA および SoC ファミリープラン
1.6. HyperFlex コア・アーキテクチャー
1.7. ヘテロジニアス 3D SiP トランシーバー・タイル
1.8. インテル® Stratix® 10デバイスのトランシーバー
1.9. PCI Express Gen1/Gen2/Gen3 ハード IP コア
1.10. Interlaken PCS ハード IP コア
1.11. 10G イーサネット・ハード IP コア
1.12. 外部メモリーおよび汎用 I/O
1.13. アダプティブ・ロジック・モジュール (ALM)
1.14. コア・クロッキング
1.15. フラクショナル合成 PLL と I/O PLL
1.16. 内部エンベデッド・メモリー
1.17. 可変精度 DSP ブロック
1.18. HPS ( ハード・プロセッサー・システム )
1.19. 消費電力管理
1.20. デバイス・コンフィグレーションおよびセキュア・デバイス・マネージャー (SDM)
1.21. デバイス・セキュリティー
1.22. PCI Express を介した CvP (Configuration via Protocol)
1.23. パーシャル・リコンフィグレーションとダイナミック・リコンフィグレーション
1.24. Fast Forward Compile
1.25. SEU ( シングル・イベント・アップセット ) エラー検出と訂正
1.26. 改訂履歴
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1.8. インテル® Stratix® 10デバイスのトランシーバー
インテル® Stratix® 10 デバイスは動作可能な最大 96 個の全二重トランシーバー・チャネルを提供します。これらのチャネルは、チープ間、チップ - モジュール、およびバックプレーン・アプリケーションで 1 Gbps から 28.3 Gbps の連続したデータレートを提供します。各デバイスでは、100G インターフェイスおよび C Form-factor Pluggable CFP2/CFP4 光モジュールを駆動するために、トランシーバーの三分の二が最大データレート 28.3 Gbps までコンフィグレーションできます。長距離向けバックプレーン駆動のアプリケーションの場合、アドバンスト・アダプティブ・イコライゼーション回路は 30 dB を超えるシステム損失を等化するために使用されます。
すべてのトランシーバー・チャネルは、専用の Physical Medium Attachment (PMA) と強化された Physical Coding Sublayer (PCS) を備えています。
- PMA は物理チャネルとの最初のインターフェイス機能を提供します。
- PCS は、通常、FPGA コア・ファブリックにデータを転送する前にエンコードやデコード、またはワード・アライメントをはじめとする予備的処理を実行します。
各トランシーバー・タイル内において、トランシーバーは 6 つの PMA-PCS にグループ化された 4 つのバンクに配置されています。高度にコンフィグレーションが可能なクロック分配ネットワークを使用すると、各バンク内および各タイル内でさまざまな結合および非結合データレートのコンフィグレーションが可能です。