6.2. シンク・インターフェイス

HDMI Intel® FPGA IPユーザーガイド

ダウンロード PDF

ID 683798

日付 12/04/2023

バージョン

Public

6.2. シンク・インターフェイス

次の表は、シンクのポート・インターフェイスの一覧です。

表 61. シンク・インターフェイス `N` はクロックあたりのピクセル数です。
インターフェイス	ポートタイプ	クロックドメイン	ポート	入力/出力	詳細
リセット	リセット	—	`reset`	入力	メインの非同期リセット入力注: リセット入力をアサートすると、SCDCレジスターがリセットされます。
リセット	リセット	—	`reset_vid`	入力	ビデオドメインのリセット入力注: この信号は、Support FRL = 0の場合にのみ使用することができます。
クロック	クロック	—	`ls_clk`	入力	リンクスピード・クロック入力。このポートは、Support FRL = 0の場合にのみ使用されます。 `out_c(3)`、 `out_r(2)`、`out_g(1)`、および `out_b(0)` TMDS/FRLエンコードデータ入力は、このクロック周波数で動作します。 `ls_clk` 周波数 = レーンあたりのデータレート/ 20 この信号は、TMDSビットレートが最小トランシーバー・データレートを上回っており、オーバーサンプリングが必要ない場合にのみトランシーバー出力クロックに接続されます。この信号は、TMDSビットレートが最小トランシーバー・データレートを下回っており、オーバーサンプリングが必要な場合に、`vid_clk` の関係を満たすPLL出力クロックに接続する必要があります。 TMDSモードでは、レーンあたりのデータレートはピクセル周波数と色深度比に相関します。レーンあたりのデータレート = ピクセル周波数 x 10 x 色深度比 8bpc: 色深度比 = 1 10bpc: 色深度比 = 1.25 12bpc: 色深度比 = 1.5 16bpc: 色深度比 = 2 注: インテル® Quartus® Primeプロ・エディション19.2以前のバージョンでは、`ls_clk` 信号は3ビット幅です。詳細は、表 41 を参照してください。
	クロック	—	`vid_clk`	入力	ビデオデータ・クロック入力。 Support FRL = 0の場合、`vid_clk` 周波数 = レーンあたりのデータレート/トランシーバー幅/色深度比 RGBおよびYCbCr 4:4:4/4:2:2トランスポートの場合: `vid_clk` 周波数 = (レーンあたりのデータレート/トランシーバー幅)/色深度比 YCbCr 4:2:0トランスポートの場合: `vid_clk` 周波数 = ((レーンあたりのデータレート/トランシーバー幅)/色深度比)/2 `vid_clk` は、`ls_clk` と同期している必要があります。 Support FRL = 1の場合、`vid_clk` 周波数 = 225MHzです。 `vid_clk` は、すべての解像度とFRLレートにおいて最大周波数で動作します。ビデオデータは、`vid_valid` 信号によって修飾されます。 `vid_clk` は、`ls_clk` と `frl_clk` に対して非同期にすることができます。
	クロック	—	`frl_clk`	入力	FRLパスに供給されるクロック。 FRLのクロック周波数 = (データレート * レーン数) / (クロックあたりのFRL文字数 * 18) `frl_clk` は、`clk_b` に同期している必要があります。注: レーン数は常に4です。FRLレートが3、4、5、および6の場合、4つのFRLレーンすべてがデータの送信に使用されます。FRLレートが1または2の場合は、3つのFRLレーンのみがデータの送信に使用され、4番目のレーンは使用されません。
	クロック	—	`clk_b`	入力	「青」データチャネルからのトランシーバー・リカバリー・クロック
	クロック	—	`clk_g`	入力	「緑」データチャネルからのトランシーバー・リカバリー・クロック
	クロック	—	`clk_r`	入力	「赤」データチャネルからのトランシーバー・リカバリー・クロック
	クロック	—	`clk_c`	入力	クロック・データチャネルからのトランシーバー・リカバリー・クロック
	クロック	—	`i2c_clk`	入力	Avalon-MM SCDC管理インターフェイス・クロック入力
ビデオデータ・ポート	コンジット	`vid_clk`	`vid_data[N*48-1:0]`	出力	ビデオの48ビット・ピクセルデータ出力ポート。クロックあたり N ピクセルの場合、このポートではクロックあたり N * 48ビット・ピクセルを生成します。
	コンジット	`vid_clk`	`vid_de[N-1:0]`	出力	ビデオのデータイネーブル出力で、アクティブな画像領域を示します。
	コンジット	`vid_clk`	`vid_hsync[N-1:0]`	出力	ビデオの水平同期出力
	コンジット	`vid_clk`	`vid_vsync[N-1:0]`	出力	ビデオの垂直同期出力
	コンジット	`vid_clk`	`vid_valid`	出力	ビデオデータが有効かを示します。TMDSモードで、`vid_clk` が実際のピクセルクロックで動作している場合、この信号は常にアサートされます。実際のピクセルクロックよりも高い周波数でビデオデータを生成する場合は、`vid_valid` を使用してビデオデータの有効性を修飾します。`vid_valid` と `vid_clk` により、正確なピクセル・クロックレートを保証します。
	コンジット	`vid_clk`	`locked`	出力	HDMIシンクコアがTMDSまたはFRL信号にロックされ、レーンデスキューとワード・アライメントが成功していることを示します。注: `locked[2:0]` 信号は、インテル® Quartus® Primeプロ・エディション19.2以前のバージョンでは3ビット幅です。各ビットはTMDSカラーチャネルのロック状態を表します。
	コンジット	`vid_clk`	`vid_lock`	出力	`vid_de` の長さまたは持続時間が3フレームの間一貫している場合にアサートされます。`vid_de` の長さまたは持続時間が2フレームの間一貫していない場合、この信号はデアサートされます。
TMDS/FRLデータポート ⁶	コンジット	`Support FRL = 1: clk_b` `Support FRL = 0: ls_clk[0]`	`in_b[transceiver width-1:0]`	入力	TMDSでエンコードされる青のチャネル (0) 入力、もしくはFRLのエンコードチャネル0です。 TMDSモードの場合、この信号はTMDSでエンコードされる青のチャネル (0) 出力です。 FRLモードでは、この信号はFRLレーン0です。 Support FRL = 0の場合、トランシーバー幅は20ビットにコンフィグレーションされます。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。注: TMDSモードでは、最下位ビットから数えて20ビットのみが使用されます。FRLモードでは、40ビットすべてが使用されます。
	コンジット	`Support FRL = 1: clk_b` `Support FRL = 0: ls_clk[0]`	`in_g[transceiver width-1:0]`	入力	TMDSでエンコードされる緑のチャネル (1) 入力、もしくはFRLのエンコードチャネル1です。 TMDSモードの場合、この信号はTMDSでエンコードされる緑のチャネル (1) 出力です。 FRLモードでは、この信号はFRLレーン1です。 Support FRL = 0の場合、トランシーバー幅は20ビットにコンフィグレーションされます。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。注: TMDSモードでは、最下位ビットから数えて20ビットのみが使用されます。FRLモードでは、40ビットすべてが使用されます。
	コンジット	`Support FRL = 1: clk_b` `Support FRL = 0: ls_clk[0]`	`in_r[transceiver width-1:0]`	入力	TMDSでエンコードされる赤のチャネル (2) 入力、もしくはFRLのエンコードチャネル2です。 TMDSモードの場合、この信号はTMDSでエンコードされる赤のチャネル (2) 出力です。 FRLモードでは、この信号はFRLレーン2です。 Support FRL = 0の場合、トランシーバー幅は20ビットにコンフィグレーションされます。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。注: TMDSモードでは、最下位ビットから数えて20ビットのみが使用されます。FRLモードでは、40ビットすべてが使用されます。
	コンジット	`clk_c`	`in_c[transceiver width-1:0]`	入力	TMDSモードの場合、この信号は使用されません。 FRLモードでは、この信号はFRLレーン3です。 Support FRL = 1の場合、トランシーバー幅は40ビットにコンフィグレーションされます。
	コンジット	`Support FRL = 1: clk_b` `Support FRL = 0: ls_clk[0]`	`in_lock`	入力	HDMI RXコアで動作の準備ができていることを示します。この信号は、トランシーバー・リセット・コントローラーからのレディー信号 (トランシーバーがロックされていることを示す) によって駆動される必要があります。注: `in_lock` 信号は、インテル® Quartus® Primeプロ・エディション19.2以前のバージョンでは3ビット幅です。
デコーダー・ステータスポート	コンジット	`Support FRL = 1: clk_b` `Support FRL = 0: ls_clk[0]`	`ctrl[N*6-1:0]`	出力	DVI (mode = 0) ステータス信号は、緑と赤のチャネルのコントロールおよび同期文字を上書きします。
					ビットフィールド	n=0、1.....N-1
					n*6+5	CTL3
					n*6+4	CTL2
					n*6+3	CTL1
					n*6+2	CTL0
					n*6+1	予約済み (0)
					n*6	予約済み (0)
					詳細は、HDMI 1.4b Specification を参照してください。
	コンジット	`Support FRL = 1: clk_b` `Support FRL = 0: ls_clk[0]`	`mode`	出力	着信TMDS信号のエンコードモードを示します。 0: DVI 1: HDMI FRLモードでは、この信号は常に1です。
リンク・トレーニングのコントロールおよびステータスポート	コンジット	`i2c_clk`	`scdc_frl_ffe_levels[3:0]`	入力	現在のFRLレートにおいてソースでサポートする最大TxFFEレベルを示します。これらのビットは、SCDCシンク・コンフィグレーション・レジスター0x31、ビット4から7に対応します。
	コンジット	`i2c_clk`	`scdc_frl_rate[3:0]`	出力	RXコアが動作しているFRLレート (リンクレートとレーン数) を示します。 0: FRLは無効です 1: 3レーンで、1レーンあたり3Gbpsの固定レートリンク 2: 3レーンで、1レーンあたり6Gbpsの固定レートリンク 3: 4レーンで、1レーンあたり6Gbpsの固定レートリンク 4: 4レーンで、1レーンあたり8Gbpsの固定レートリンク 5: 4レーンで、1レーンあたり10Gbpsの固定レートリンク 6: 4レーンで、1レーンあたり12Gbpsの固定レートリンク
	コンジット	`i2c_clk`	`scdc_frl_locked[3:0]`	出力	それぞれのビットは、対応するFRLレーンがロックを達成していることを示します。 3レーンモードでは、RXコアは、SRまたはSSBとそれに続く680 FRL文字周期を検出し、それが3回繰り返された場合にロックビットをアサートします。ビット3は3レーンモードではアサートされません。 4レーンモードでは、RXコアは、SRまたはSSBとそれに続く510文字周期を検出し、それが3回繰り返された場合にロックビットをアサートします。
	コンジット	`i2c_clk`	`scdc_frl_ltp_req[15:0]`	入力	SCDCステータスフラグの0x41および0x42に書き込み、特定のリンク・トレーニング・パターンを送信するようにソースに要求します。`scdc_frl_ltp_req[15:0]` を0x0000に設定し、リンク・トレーニング・プロセスが通過するようにします。ビット [15:12]: レーン3のリンク・トレーニング・パターン (SCDCステータスフラグ0x42、ビット [7:4]) ビット [11:8]: レーン2のリンク・トレーニング・パターン (SCDCステータスフラグ0x42、ビット [3:0]) ビット [7:4]: レーン1のリンク・トレーニング・パターン (SCDCステータスフラグ0x41、ビット [7:4]) ビット [3:0]: レーン0のリンク・トレーニング・パターン (SCDCステータスフラグ0x41、ビット [3:0]) デフォルトでは、このポートは無効になっています。シンクでは常にリンク・トレーニング・パターンの0x5678を要求します。他のリンク・トレーニング・パターンを有効にするには、営業担当までお問い合わせください。シンクはFFEをサポートしていません。パターン0xEEEEはサポートされません。シンクのリンク・トレーニング・プロセスが他のFRLレートに自動的に変わることはありません。パターン0xFFFFはサポートされていません。
	コンジット	`i2c_clk`	`scdc_frl_flt_ready`	入力	HDMI RXコアでリンク・トレーニング・プロセスの準備ができたら、このビットを1に設定します。アサートされると、`FLT_Ready` ビット (SCDCステータスフラグ0x40、ビット6) が1に設定され、FRL開始フラグがクリアされます。また、リンク・トレーニング・プロセスに向けてFLT更新フラグが設定されます。
	コンジット	`i2c_clk`	`scdc_frl_src_test_config[7:0]`	入力	Source Test Configurationレジスター (SCDCレジスター0x35) をコンフィグレーションします。ビット7: FRL_Max ビット6: SDC_FRL_Max ビット5: FLT_no_timeout ビット4: 予約済みビット3: TxFFE_No_FFE ビット2: TxFFE_De_Emphasis_only ビット1: TxFFE_Pre_Shoot_Only ビット0: 予約済みこれらのビットに関しては、HDMI 2.1 Specifications の 10.4.1.6.1 Source Test Configuration Request のセクションを参照してください。
SCDCコントロール・ポート	コンジット	`i2c_clk`	`in_5v_power`	入力	5Vの入力電圧の存在を検出します。
	コンジット	`i2c_clk`	`rx_hpd_req`	出力	ホットプラグ検出 (HPD) ステータスを示します。この信号は、HDMIコネクターのHPDピンに駆動する必要があります。シンクは、in_5v_power がLowの場合、またはリセット後に rx_hpd_req をデアサートします。シンクは、`in_5v_power` が検出されてから1秒後、またはリセット後に `rx_hpd_req` をアサートします。 HPDの期間を変更する場合は、営業担当までお問い合わせください。
	コンジット	`i2c_clk`	`TMDS_Bit_clock_Ratio`	出力	TMDSビットレートが3.4Gbpsを上回るかを示します。 0: (TMDSビットレート) / (TMDSクロックレート) 比は10、またはFRLモード 1: (TMDSビットレート) / (TMDSクロックレート) 比は40
Avalon-MM SCDC管理インターフェイス ⁷	Avalon®メモリーマップド・インターフェイス	`i2c_clk`	`scdc_i2c_addr[7:0]`	入力	アドレス
	Avalon®メモリーマップド・インターフェイス	`i2c_clk`	`scdc_i2c_r`	入力	アサートされると、読み出し転送を示します。
	Avalon®メモリーマップド・インターフェイス	`i2c_clk`	`scdc_i2c_rdata[7:0]`	出力	読み出し転送に応答してコアから駆動されるデータ
	Avalon®メモリーマップド・インターフェイス	`i2c_clk`	`scdc_i2c_w`	入力	アサートされると、書き込み転送を示します。
	Avalon®メモリーマップド・インターフェイス	`i2c_clk`	`scdc_i2c_wdata[7:0]`	入力	書き込み転送のデータ
補助データポート (Support auxiliary パラメーターを有効にしている場合にのみ適用される)	コンジット	`aux_clk`	`aux_valid`	出力	補助データチャネルのValid出力で、データを修飾します。
	コンジット	`aux_clk`	`aux_data[71:0]`	出力	補助データチャネル・データ出力。ビットフィールドに関しては、図 52 を参照してください。
	コンジット	`aux_clk`	`aux_sop`	出力	補助データチャネルのStart-of-Packet出力で、パケットの開始を示します。
	コンジット	`aux_clk`	`aux_eop`	出力	補助データチャネルのEnd-of-Packet出力で、パケットの終了をマークします。
	コンジット	`aux_clk`	`aux_error`	出力	補助データチャネルのCRCエラーがある場合にアサートされます。
補助ステータスポート (Support auxiliary パラメーターを有効にしている場合にのみ適用される) ⁸	コンジット	`aux_clk`	`gcp[5:0]`	出力	汎用コントロール・パケット出力。ビットフィールドに関しては、表 23 を参照してください。
	コンジット	`aux_clk`	`info_avi[122:0]` (Support FRL = 1) `info_avi[111:0]` (Support FRL = 0)	出力	Auxiliary Video Information InfoFrame出力。ビットフィールドに関しては、表 24 を参照してください。
	コンジット	`aux_clk`	`info_vsi[60:0]`	出力	Vendor Specific Information InfoFrame出力。ビットフィールドに関しては、表 26 を参照してください。
補助メモリー・インターフェイス (Support auxiliary パラメーターを有効にしている場合のみ適用される) ⁸	コンジット	`aux_clk`	`aux_pkt_addr[6:0]`	出力	補助パケット・メモリー・バッファー・アドレス出力
	コンジット	`aux_clk`	`aux_pkt_data[71:0]`	出力	補助パケット・メモリー・バッファー・データ出力
	コンジット	`aux_clk`	`aux_pkt_wr`	出力	補助パケット・メモリー・バッファー書き込みストローブ出力
オーディオポート (Support auxiliary および Support audio パラメーターを有効にしている場合にのみ適用される) ⁸	コンジット	`aux_clk`	`audio_CTS[19:0]`	出力	オーディオCTS値出力
	コンジット	`aux_clk`	`audio_N[19:0]`	出力	オーディオN値出力
	コンジット	`aux_clk`	`audio_data[255:0]`	出力	オーディオデータ出力。オーディオチャネルの値に関しては、表 40 を参照してください。
	コンジット	`aux_clk`	`audio_de`	出力	オーディオデータのValid出力
	コンジット	`aux_clk`	`audio_metadata[164:0]`	出力	3DオーディオとMSTオーディオに関する追加情報。ビットフィールドに関しては、表 29、表 30、および表 31 を参照してください。
	コンジット	`aux_clk`	`audio_format[4:0]`	出力	3Dオーディオのステータスと検出されたオーディオ形式を示します。
					ビットフィールド	詳細
					4	コアによってアサートされ、各3Dオーディオサンプルの最初の8チャネルを示します。
					3:0	ビットフィールドに関しては、表 27 を参照してください。

	コンジット	`aux_clk`	`audio_info_ai[47:0]`	出力	Audio InfoFrame出力バンドル。ビットフィールドに関しては、表 28 を参照してください。
PHYコントロール・インターフェイス・ポート	コンジット	`Support FRL: clk_b` `Support FRL = 0: ls_clk`	`os`	入力	コアに対して、現在受信しているデータレートではダウンサンプリング (係数5) が必要なことを示します。この信号は、受信しているTMDSビットレートが1Gbps未満の場合にアサートされます。
I²Cスレーブ・インターフェイス・ポート	コンジット	—	`i2c_scl`	入力	HDMIコネクターのI²CバスからのSCL信号。この信号は、Include I2C パラメーターをオフにしている場合は使用することができません。
	コンジット	—	`i2c_sda`	入出力	HDMIコネクターのI²CバスからのSDA信号。この信号は、Include I2C または Include I2C Pads パラメーターをオフにしている場合は使用することができません。
	コンジット	—	`i2c_sda_in`	入力	HDMIコネクターのI²Cトライステート対応I/OパッドからのSDA入力信号。注: この信号は、Include I2C Pads パラメーターをオフにしている場合にのみ使用できます。
	コンジット	—	`i2c_sda_oe`	出力	HDMIコネクターのI²Cトライステート対応I/OパッドへのSDA出力イネーブル信号。 1: SDAはLowに引き下げられます。 0: 出力バッファーはトライステートで、SDAは外部でHighに引き上げられます。注: この信号は、Include I2C Pads パラメーターをオフにしている場合にのみ使用できます。
		`i2c_clk`	`edid_i2cslv_rdata[7:0]`	入力	この信号は、EDID RAMの出力 `q` ポートに接続します。この信号は、RAMの特定のアドレスの値を内部のI²Cスレーブに返します。この信号は、Include I2C パラメーターをオンにし、Include EDID RAM パラメーターをオフにしている場合にのみ使用できます。
	コンジット	`i2c_clk`	`edid_i2cslv_addr[31:0]`	出力	この信号は、EDID RAMの出力 `address` ポートに接続します。この信号は、I²CスレーブでRAMにアクセスするアドレスを示します。この信号は、Include I2C slave パラメーターをオンにし、Include EDID RAM パラメーターをオフにしている場合にのみ使用できます。
	コンジット	`i2c_clk`	`tmds_config_trans_det`	出力	SCDCアドレスオフセット0x20 (TMDSコンフィグレーション) に対する新しい書き込み操作があることを示します。この信号をリコンフィグレーション・コントローラーに接続し、リコンフィグレーション・フローを再開します。この信号は、Include I2C パラメーターをオフにしている場合は使用することができません。
EDID RAMインターフェイス・ポート	コンジット	`i2c_clk`	`edid_ram_access`	入力	この信号は、EDID RAMに対する読み出しまたは書き込み時にアサートします。読み出しまたは書き込み操作が完了したら、この信号をデアサートします。この信号をアサートすると、ソースへのHPDイベントがトリガーされます。この信号をデアサートすると、ソースは直前にRAMに書き込まれた新しいEDIDを読み取ります。この信号は、Include EDID RAM パラメーターをオフにしている場合は使用することができません。
	Avalon® -MM	`i2c_clk`	`edid_ram_address`	入力	EDID RAMへの Avalon® メモリーマップド・インターフェイス。これらの信号は Avalon® メモリーマップド・マスター (NIOSなど) に接続し、EDID RAMに対する読み出しおよび書き込み操作を行います。これらの信号は、Include EDID RAM パラメーターをオフにしている場合は使用することができません。
	Avalon® -MM	`i2c_clk`	`edid_ram_read`	入力
	Avalon® -MM	`i2c_clk`	`edid_ram_write`	入力
	Avalon® -MM	`i2c_clk`	`edid_ram_waitrequest`	出力
	Avalon® -MM	`i2c_clk`	`edid_ram_readdata[7:0]`	出力
	Avalon® -MM	`i2c_clk`	`edid_ram_writedata[7:0]`	入力
AXI4-Streamビデオ (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される)	AXI4 Stream	`axi4s_clk`	`axi4s_vid_out_tvalid`	出力	AXI4-Streamビデオ・インターフェイス。転送プロトコルはAXI4-Stream形式に従っています (フルバリアント)。詳細は、Intel FPGA Streaming Video Protocol Specification に示されています。関連情報のリンクを参照してください。
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_out_tready`	入力
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_out_tlast`	出力
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_out_tuser`	出力
	AXI4 Stream	`axi4s_clk`	`axi4s_vid_out_tdata`	出力
AXI4-Stream補助 (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される)	AXI4 Stream	`mgmt_clk`	`axi4s_aux_out_tvalid`	出力	AXI4-Stream補助インターフェイス。AXI4-Stream補助転送プロトコルについては、RX AXI4-Stream補助ブリッジのセクションを参照してください。
	AXI4 Stream	`mgmt_clk`	`axi4s_aux_out_tready`	入力
	AXI4 Stream	`mgmt_clk`	`axi4s_aux_out_tlast`	出力
	AXI4 Stream	`mgmt_clk`	`axi4s_aux_out_tuser`	出力
	AXI4 Stream	`mgmt_clk`	`axi4s_aux_out_tdata`	出力
Avalon Memory-Mappedコントロール (Enable Active Video Protocol = AXIS-VVP Fullの場合にのみ適用される)	Avalon® -MM	`mgmt_clk`	`av_mm_control_write`	入力	Avalon®メモリーマップド・インターフェイスで、HDMI RXコアAvalonメモリーマップド・デマルチプレクサーにアクセスします。EDID RAM、HDMIシンクレジスター、Clocked Video to AXI4-Streamコンバーター、HDCP (将来的な使用目的で予約されている) への読み出しまたは書き込みアクセスを提供します。この Avalon®メモリーマップド・インターフェイスのアドレス指定モードは、ダブルワード・アドレス指定です。
	Avalon® -MM	`mgmt_clk`	`av_mm_control_read`	入力
	Avalon® -MM	`mgmt_clk`	`av_mm_control_address`	入力
	Avalon® -MM	`mgmt_clk`	`av_mm_control_writedata`	入力
	Avalon® -MM	`mgmt_clk`	`av_mm_control_readdata`	出力
	Avalon® -MM	`mgmt_clk`	`av_mm_control_waitrequest`	出力
	Avalon® -MM	`mgmt_clk`	`av_mm_control_debugaccess`	入力
	Avalon® -MM	`mgmt_clk`	`av_mm_control_lock`	入力
	Avalon® -MM	`mgmt_clk`	`av_mm_control_byteenable`	出力
HDCPポート (Support HDCP 2.3 または Support HDCP 1.4 パラメーターを有効にしている場合にのみ適用される)	リセット	—	`hdcp_reset`	入力	メイン非同期リセット
	クロック	—	`hdcp_i2c_clk`	入力	コントロールおよびステータスレジスターのHDCPクロック。通常、I²Cスレーブクロック (100MHz) を共有します。
		—	`crypto_clk`	入力	認証および暗号化レイヤーのHDCP 2.3クロック。最大200MHzの周波数の任意のクロックを使用することができます。 HDCP 1.4には適用されません。注: クロック周波数により、認証遅延が決定します。
		—	`rpt_msg_clk`	入力	コントロールおよびステータスレジスター・レイヤーのRepeaterレジスターのHDCPクロック。通常、リピーター・ダウンストリームのNios IIプロセッサーを駆動するクロック (100MHz) を共有します。 `SUPPORT_REPEATER` パラメーターをオンにしている場合にのみ使用できます。
	Avalon®メモリーマップド・インターフェイス	`hdcp_i2c_clk`	`hdcp_i2c_addr[7:0]`	入力	Avalon®メモリーマップド・インターフェイス・スレーブポートで、HDCPレジスターへのアクセスを提供します。 HDMIアプリケーションでは、I2Cスレーブでこのポートを駆動する必要があります。
			`hdcp_i2c_wr`	入力
			`hdcp_i2c_rd`	入力
			`hdcp_i2c_wrdata[7:0]`	入力
			`hdcp_i2c_rddata[7:0]`	出力
	コンジット	`hdcp_i2c_clk`	`i2c_stop_det`	入力	この信号をアサートし、各I2Cコマンドの停止状態を示します。
	Avalon®メモリーマップド・インターフェイス	`rpt_msg_clk`	`rpt_msg_addr[7:0]`	入力	Avalon®メモリーマップド・インターフェイス・スレーブポートで、Repeaterレジスターへのアクセスを提供します。主に、`Receiver ID List` および `RxInfo` で使用します。このインターフェイスは、リピーター・ダウンストリームのNios IIプロセッサー・クロック・ドメインで動作することが想定されています。メッセージのビット部分が非常に大きいため、IPは完全なハンドシェイク・メカニズムを使用してバーストモードでメッセージを転送します。書き込み転送の待機時間は常に0サイクルです。読み出し転送の待機時間は1サイクルです。アドレス指定は、プラットフォーム・デザイナー・フローではワードアドレス指定でアクセスする必要があります。例えば、Nios IIソフトウェアで4をアドレス指定すると、スレーブではアドレス1が選択されます。
			`rpt_msg_wr`	入力
			`rpt_msg_rd`	入力
			`rpt_msg_wrdata[31:0]`	入力
			`rpt_msg_rddata[31:0]`	出力
	コンジット (Key)	`crypto_clk`	`kmem_wait`	入力	この信号は、キーを読み出す準備ができるまで常にアサートしている状態にします。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`kmem_rdaddr[7:0]` (HDCP 2.3) `kmem_rdaddr[13:8]` (HDCP 1.4)	出力	キー読み出しアドレスバス。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`kmem_q[31:0]` (HDCP 2.3) `kmem_q[87:32]` (HDCP 1.4)	入力	読み出し転送の32ビット (HDCP 2.3) または56ビット (HDCP 1.4) データ。読み出し転送にはかならず1サイクルの待機時間があります。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
	Avalon®メモリーマップド・インターフェイス	`hdcp_i2c_clk`	`hdcp1_kmem_wr`	入力	Avalon-MMスレーブポートでは、内部HDCP 1.4キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に0です。 Avalon®メモリーマップド・インターフェイス・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon®メモリーマップド・インターフェイス・マスターで4をアドレス指定すると、スレーブではアドレス1が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 1.4 パラメーターをオンにしている場合にのみ使用できます。
			`hdcp1_kmem_wrdata[31:0]`	入力
			`hdcp1_kmem_addr[6:0]`	入力
	Avalon®メモリーマップド・インターフェイス	`hdcp_i2c_clk`	`hdcp2_kmem_wr`	入力	Avalon®メモリーマップド・インターフェイス・スレーブポートでは、内部HDCP 2.3キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に0です。 Avalon®メモリーマップド・インターフェイス・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon®メモリーマップド・インターフェイス・マスターで4をアドレス指定すると、スレーブではアドレス1が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 2.3 パラメーターをオンにしている場合にのみ使用できます。
			`hdcp2_kmem_wrdata[31:0]` Avalon®	入力
			`hdcp2_kmem_addr[7:0]`	入力
	コンジット	`ls_clk`	`hdcp1_enabled`	出力	この信号は、着信ビデオと補助データがHDCP 1.4で暗号化されている場合に、IPによってアサートされます。
			`hdcp2_enabled`	出力	この信号は、着信ビデオと補助データがHDCP 2.3で暗号化されている場合に、IPによってアサートされます。
			`streamid_type`	出力	0: 受信しているストリームタイプは0です。 1: 受信しているストリームタイプは1です。
		`hdcp_i2c_clk`	`hdcp1_disable`	入力	この信号をアサートすると、HDCP 1.4 IPが無効になります。注: この信号をトグル後に、HDCP IPをリセットし (`hdcp_reset`)、ホットプラグ・イベントをトリガーする必要があります。
		`hdcp_i2c_clk`	`hdcp2_disable`	入力	この信号をアサートすると、HDCP 2.3 IPが無効になります。注: この信号をトグル後に、HDCP IPをリセットし (`hdcp_reset`)、ホットプラグ・イベントをトリガーする必要があります。

⁶ オーバーサンプリングが不要な場合は、トランシーバー・データ出力に接続します。オーバーサンプリングが必要な場合は、トランシーバー・データ出力に接続する前に、このポートをDCFIFOとオーバーサンプリング・ユーザーロジックに接続する必要があります。詳細は、シンクのクロックツリーを参照してください。

⁷ アドレスおよびデータのビットマッピングに関しては、HDMI 2.0b Specification Section 10.4 を参照してください。

⁸

aux_clk = ls_clk (Support FRL = 0)

aux_clk = vid_clk (Support FRL = 1)

言語の選択

Intel.com サーチを使用

クイックリンク

最近の検索

高度検索

検索のみ

HDMI Intel® FPGA IPユーザーガイド

6.2. シンク・インターフェイス