サードパーティー・シミュレーション・ユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683870
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル FPGAデザインのシミュレーション 2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 3. Synopsys VCS*およびVCS MXのサポート 4. Aldec Active-HDL*およびRiviera-PRO *のサポート 5. Cadenceシミュレーターのサポート A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. インテル FPGAデザインのシミュレーション x
1.1. シミュレーターのサポート 1.2. シミュレーション・レベル 1.3. HDLサポート 1.4. シミュレーション・フロー 1.5. シミュレーションの準備 1.6. インテル® FPGA IPコアのシミュレーション 1.7. シミュレーションの実行(カスタムフロー) 1.8. インテル FPGAデザインのシミュレーション 改訂履歴
1.5. シミュレーションの準備 x
1.5.1. シミュレーション・モデルのコンパイル
1.6. インテル® FPGA IPコアのシミュレーション x
1.6.1. 生成されるシステム・シミュレーション・ファイル 1.6.2. IPシミュレーションのスクリプティング
1.6.2. IPシミュレーションのスクリプティング x
1.6.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成 1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み
1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み x
1.6.2.2.1. Aldec ActiveHDL*またはRiviera Pro* Simulatorセットアップ・スクリプトの入手 1.6.2.2.2. Cadence Incisive* Simulatorセットアップ・スクリプトの入手 1.6.2.2.3. Cadence Xcelium* シミュレーター・セットアップ・スクリプトのソーシング 1.6.2.2.4. Mentor Graphics ModelSim* Simulatorセットアップ・スクリプトの入手 1.6.2.2.5. Synopsys VCS* Simulatorセットアップ・スクリプトの入手 1.6.2.2.6. Synopsys VCS* MX Simulatorセットアップ・スクリプトの入手
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* x
2.1. クイックスタート例(Verilogを使用するModelSim) 2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン 2.3. ModelSimシミュレーションのセットアップ・スクリプト例 2.4. サポートされない機能 2.5. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 改訂履歴
2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン x
2.2.1. ModelSim-Intel FPGA Edition用コンパイル済みライブラリーの使用 2.2.2. Verilog HDLからVHDLへのパラメーター情報の受け渡し 2.2.3. シミュレーション速度の高速化 2.2.4. シミュレーション・メッセージの表示 2.2.5. シミュレーション波形の表示 2.2.6. ModelSim-Intel FPGA EditionのWaveform Editorを使用したシミュレーション
3. Synopsys VCS*およびVCS MXのサポート x
3.1. クイックスタートの例(Verilogを使用するVCS) 3.2. VCSおよびVCS MXのガイドライン 3.3. VCSシミュレーションのセットアップ・スクリプト例 3.4. Synopsys VCS*およびVCS MXサポート 改訂履歴
4. Aldec Active-HDL*およびRiviera-PRO *のサポート x
4.1. クイックスタートの例 (Active-HDL VHDL) 4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン 4.3. シミュレーション・セットアップ・スクリプトの使用 4.4. Aldec Active-HDL*およびRiviera-PRO *のサポート 改訂履歴
4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン x
4.2.1. SystemVerilogファイルのコンパイル
5. Cadenceシミュレーターのサポート x
5.1. クイックスタートの例(NC-Verilog) 5.2. GUIおよびコマンドライン・インターフェイスの使用 5.3. Cadence Incisive Enterprise (IES)のガイドライン 5.4. IESシミュレーションのセットアップ・スクリプト例 5.5. Cadenceシミュレーターのサポート 改訂履歴
5.3. Cadence Incisive Enterprise (IES)のガイドライン x
5.3.1. パルス拒否遅延のシミュレーション 5.3.2. シミュレーション波形の表示
1. インテル FPGAデザインのシミュレーション
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim*
3. Synopsys VCS*およびVCS MXのサポート
4. Aldec Active-HDL*およびRiviera-PRO *のサポート
5. Cadenceシミュレーターのサポート
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.6.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成

Generate Simulator Setup Script for IPコマンドを実行すると、シミュレーター・セットアップ・スクリプトを組み合わせて生成できます。
注: この機能は、すべてのデバイスで インテル® Quartus® Prime プロ・エディションソフトウェアで使用できます。 この機能は、 インテル® Arria® 10デバイスのみの インテル® Quartus® Prime スタンダード・エディションソフトウェアで使用できます。

この結合されたスクリプトを最上位のシミュレーション・スクリプトから入手してください。 次のいずれかが発生したら、Tools > Generate Simulator Setup Script for IP（またはコマンドラインでip-setup-simulationユーティリティーを使用する）をクリックして、結合スクリプトを生成または更新します。

  • IPコアの初期生成または新しいパラメーターによる再生成
  • インテル® Quartus® Primeソフトウェア・バージョンのアップグレード
  • IP コアバージョンのアップグレード
各シミュレーターのすべてのプロジェクトIPコアのシミュレーター・セットアップ・スクリプトを生成するには：
  1. 1つ以上のIPコアを生成、再生成、またはアップグレードします。 「IPコアの生成 」または「IPコアのアップグレード」を参照してください。
  2. Tools > Generate Simulator Setup Script for IPをクリックします（またはip-setup-simulationユーティリティを実行する）。 Output Directoryおよびライブラリーのコンパイル・オプションを指定します。 OKをクリックしてファイルを生成します。 デフォルトでは、ファイルは相対パスを使用して /<project directory>/<simulator>/ ディレクトリーに生成されます。
  3. 生成されたシミュレーター・セットアップ・スクリプトを最上位のシミュレーション・スクリプトに組み込むには、生成されたシミュレーター・セットアップ・スクリプトのテンプレート・セクションを参照し、最上位のスクリプトを作成します。
    1. シミュレーター固有の生成されたスクリプトから指定されたテンプレート・セクションをコピーし、新しいトップレベル・ファイルに貼り付けます。
    2. コピーしたテンプレート・セクションから各行の先頭にあるコメントを削除します。
    3. デザイン・シミュレーションの要件を満たすために必要なカスタマイズを指定します。たとえば、次のようになります。
      • デザインのシミュレーションのトップレベル・ファイルにTOP_LEVEL_NAME変数を指定します。 シミュレーションの最上位エンティティは、多くの場合、デザインをインスタンス化するテストベンチです。 次に、デザインがIPコアまたはPlatform Designerシステムをインスタンス化します。 TOP_LEVEL_NAMEの値を最上位エンティティに設定します。
      • 必要に応じて、生成されたIPシミュレーション・ファイルの位置を指すようにQSYS_SIMDIR変数を設定します。
      • 最上位のHDLファイル（テストプログラムなど）とデザイン内の他のすべてのファイルをコンパイルします。
      • grepコマンドライン・ユーティリティーを使用してエラー・シグネチャーのトランスクリプト・ファイルを検索するか、レポートを電子メール送信するなど、その他の変更を指定します。
  4. IPバリエーションを再生成した後、Tools > Generate Simulator Setup Script for IP（またはip-setup-simulation）を再実行します。
    表 6.  シミュレーション・スクリプトのユーティリティー
    ユーティリティー シンタックス
    ip-setup-simulationは、プロジェクト内のすべての インテル® FPGA IPコアに対して、バージョンに依存しない結合されたシミュレーション・スクリプトを生成します。 このコマンドは、ソフトウェアまたはIPバージョンのアップグレード後にスクリプトの再生成も自動化します。 シミュレーション環境に必要な場合は、compile-to-workオプションを使用して、すべてのシミュレーション・ファイルを単一のワーク・ライブラリーにコンパイルします。 可能な限り相対パスを使用するには、---use-relative-pathsオプションを使用します。 
    ip-setup-simulation
 --quartus-project=<my proj>
 --output-directory=<my_dir>
 --use-relative-paths
 --compile-to-work

    --use-relative-paths --compile-to-workはオプションです。 コマンドラインのヘルプでこれらの実行可能ファイルのすべてのオプションを表示するには、<utility name>と入力します。

    ip-make-simscriptは、コマンドラインで指定したすべてのIPコアのシミュレーション・スクリプトを生成します。 コマンドに1つ以上の.spdファイルと出力ディレクトリーを指定します。 スクリプトを実行すると、IPシミュレーション・モデルがさまざまなシミュレーション・ライブラリーにコンパイルされます。 
    ip-make-simscript 
 --spd=<ipA.spd,ipB.spd> 
 --output-directory=<directory>
    ip-make-simscriptは、コマンドラインで指定したすべてのIPコアとサブシステムのシミュレーション・スクリプトを生成します。 
    ip-make-simscript 
--system-files=<ipA.ip, ipB.ip> 
--output-directory=<directory>
次のセクションでは、最上位のシミュレーション・スクリプトで各シミュレーター・セットアップ・スクリプトを入手するためのステップ・バイ・ステップの手順を説明します。
レベル 2 の表題