サードパーティー・シミュレーション・ユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683870
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル FPGAデザインのシミュレーション 2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 3. Synopsys VCS*およびVCS MXのサポート 4. Aldec Active-HDL*およびRiviera-PRO *のサポート 5. Cadenceシミュレーターのサポート A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. インテル FPGAデザインのシミュレーション x
1.1. シミュレーターのサポート 1.2. シミュレーション・レベル 1.3. HDLサポート 1.4. シミュレーション・フロー 1.5. シミュレーションの準備 1.6. インテル® FPGA IPコアのシミュレーション 1.7. シミュレーションの実行(カスタムフロー) 1.8. インテル FPGAデザインのシミュレーション 改訂履歴
1.5. シミュレーションの準備 x
1.5.1. シミュレーション・モデルのコンパイル
1.6. インテル® FPGA IPコアのシミュレーション x
1.6.1. 生成されるシステム・シミュレーション・ファイル 1.6.2. IPシミュレーションのスクリプティング
1.6.2. IPシミュレーションのスクリプティング x
1.6.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成 1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み
1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み x
1.6.2.2.1. Aldec ActiveHDL*またはRiviera Pro* Simulatorセットアップ・スクリプトの入手 1.6.2.2.2. Cadence Incisive* Simulatorセットアップ・スクリプトの入手 1.6.2.2.3. Cadence Xcelium* シミュレーター・セットアップ・スクリプトのソーシング 1.6.2.2.4. Mentor Graphics ModelSim* Simulatorセットアップ・スクリプトの入手 1.6.2.2.5. Synopsys VCS* Simulatorセットアップ・スクリプトの入手 1.6.2.2.6. Synopsys VCS* MX Simulatorセットアップ・スクリプトの入手
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* x
2.1. クイックスタート例(Verilogを使用するModelSim) 2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン 2.3. ModelSimシミュレーションのセットアップ・スクリプト例 2.4. サポートされない機能 2.5. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 改訂履歴
2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン x
2.2.1. ModelSim-Intel FPGA Edition用コンパイル済みライブラリーの使用 2.2.2. Verilog HDLからVHDLへのパラメーター情報の受け渡し 2.2.3. シミュレーション速度の高速化 2.2.4. シミュレーション・メッセージの表示 2.2.5. シミュレーション波形の表示 2.2.6. ModelSim-Intel FPGA EditionのWaveform Editorを使用したシミュレーション
3. Synopsys VCS*およびVCS MXのサポート x
3.1. クイックスタートの例(Verilogを使用するVCS) 3.2. VCSおよびVCS MXのガイドライン 3.3. VCSシミュレーションのセットアップ・スクリプト例 3.4. Synopsys VCS*およびVCS MXサポート 改訂履歴
4. Aldec Active-HDL*およびRiviera-PRO *のサポート x
4.1. クイックスタートの例 (Active-HDL VHDL) 4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン 4.3. シミュレーション・セットアップ・スクリプトの使用 4.4. Aldec Active-HDL*およびRiviera-PRO *のサポート 改訂履歴
4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン x
4.2.1. SystemVerilogファイルのコンパイル
5. Cadenceシミュレーターのサポート x
5.1. クイックスタートの例(NC-Verilog) 5.2. GUIおよびコマンドライン・インターフェイスの使用 5.3. Cadence Incisive Enterprise (IES)のガイドライン 5.4. IESシミュレーションのセットアップ・スクリプト例 5.5. Cadenceシミュレーターのサポート 改訂履歴
5.3. Cadence Incisive Enterprise (IES)のガイドライン x
5.3.1. パルス拒否遅延のシミュレーション 5.3.2. シミュレーション波形の表示
1. インテル FPGAデザインのシミュレーション
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim*
3. Synopsys VCS*およびVCS MXのサポート
4. Aldec Active-HDL*およびRiviera-PRO *のサポート
5. Cadenceシミュレーターのサポート
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.6.2. IPシミュレーションのスクリプティング

インテル® Quartus® Primeソフトウェアは、スクリプトを使用して、ご希望のシミュレーション環境でシミュレーション処理を自動化します。 シミュレーションを制御する方が望ましいスクリプティング手法を使用してください。
バージョンに依存しないトップレベルのシミュレーション・スクリプトを使用して、デザイン、テストベンチ、およびIPコアのシミュレーションを制御します。 IPのアップグレードまたは再生成後に インテル® Quartus® Prime生成シミュレーション・ファイル名が変更される可能性があるため、生成されたセットアップ・スクリプトを直接使用するのではなく、最上位のシミュレーション・スクリプトが生成されたセットアップ・スクリプトを "ソース"する必要があります。 組み合わされたシミュレーター・セットアップ・スクリプトを生成または再生成するには、次の手順に従います。
図 1. トップレベルのシミュレーション・スクリプトへ生成されたシミュレーター・セットアップ・スクリプトの組み込み


  1. Project > Upgrade IP Components > Generate Simulator Script for IPをクリックするか（またはip-setup-simulationユーティリティーを実行して）、シミュレーターごとにすべてのIP用のシミュレーター・セットアップ・スクリプトを生成または再生成します。
  2. 生成されたスクリプトのテンプレートを使用して、最上位レベルのシミュレーション・スクリプトで結合スクリプトを入手します。 各シミュレーターの結合スクリプト・ファイルには、セットアップ・スクリプトを最上位のシミュレーション・スクリプトに統合するための基本的なテンプレートが含まれています。

    この方法を使用すると、IPバリエーションを変更またはアップグレードした場合に、シミュレーション・スクリプトを手動で更新する必要がなくなります。

レベル 2 の表題