サードパーティー・シミュレーション・ユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683870
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル FPGAデザインのシミュレーション 2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 3. Synopsys VCS*およびVCS MXのサポート 4. Aldec Active-HDL*およびRiviera-PRO *のサポート 5. Cadenceシミュレーターのサポート A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. インテル FPGAデザインのシミュレーション x
1.1. シミュレーターのサポート 1.2. シミュレーション・レベル 1.3. HDLサポート 1.4. シミュレーション・フロー 1.5. シミュレーションの準備 1.6. インテル® FPGA IPコアのシミュレーション 1.7. シミュレーションの実行(カスタムフロー) 1.8. インテル FPGAデザインのシミュレーション 改訂履歴
1.5. シミュレーションの準備 x
1.5.1. シミュレーション・モデルのコンパイル
1.6. インテル® FPGA IPコアのシミュレーション x
1.6.1. 生成されるシステム・シミュレーション・ファイル 1.6.2. IPシミュレーションのスクリプティング
1.6.2. IPシミュレーションのスクリプティング x
1.6.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成 1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み
1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み x
1.6.2.2.1. Aldec ActiveHDL*またはRiviera Pro* Simulatorセットアップ・スクリプトの入手 1.6.2.2.2. Cadence Incisive* Simulatorセットアップ・スクリプトの入手 1.6.2.2.3. Cadence Xcelium* シミュレーター・セットアップ・スクリプトのソーシング 1.6.2.2.4. Mentor Graphics ModelSim* Simulatorセットアップ・スクリプトの入手 1.6.2.2.5. Synopsys VCS* Simulatorセットアップ・スクリプトの入手 1.6.2.2.6. Synopsys VCS* MX Simulatorセットアップ・スクリプトの入手
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* x
2.1. クイックスタート例(Verilogを使用するModelSim) 2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン 2.3. ModelSimシミュレーションのセットアップ・スクリプト例 2.4. サポートされない機能 2.5. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 改訂履歴
2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン x
2.2.1. ModelSim-Intel FPGA Edition用コンパイル済みライブラリーの使用 2.2.2. Verilog HDLからVHDLへのパラメーター情報の受け渡し 2.2.3. シミュレーション速度の高速化 2.2.4. シミュレーション・メッセージの表示 2.2.5. シミュレーション波形の表示 2.2.6. ModelSim-Intel FPGA EditionのWaveform Editorを使用したシミュレーション
3. Synopsys VCS*およびVCS MXのサポート x
3.1. クイックスタートの例(Verilogを使用するVCS) 3.2. VCSおよびVCS MXのガイドライン 3.3. VCSシミュレーションのセットアップ・スクリプト例 3.4. Synopsys VCS*およびVCS MXサポート 改訂履歴
4. Aldec Active-HDL*およびRiviera-PRO *のサポート x
4.1. クイックスタートの例 (Active-HDL VHDL) 4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン 4.3. シミュレーション・セットアップ・スクリプトの使用 4.4. Aldec Active-HDL*およびRiviera-PRO *のサポート 改訂履歴
4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン x
4.2.1. SystemVerilogファイルのコンパイル
5. Cadenceシミュレーターのサポート x
5.1. クイックスタートの例(NC-Verilog) 5.2. GUIおよびコマンドライン・インターフェイスの使用 5.3. Cadence Incisive Enterprise (IES)のガイドライン 5.4. IESシミュレーションのセットアップ・スクリプト例 5.5. Cadenceシミュレーターのサポート 改訂履歴
5.3. Cadence Incisive Enterprise (IES)のガイドライン x
5.3.1. パルス拒否遅延のシミュレーション 5.3.2. シミュレーション波形の表示
1. インテル FPGAデザインのシミュレーション
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim*
3. Synopsys VCS*およびVCS MXのサポート
4. Aldec Active-HDL*およびRiviera-PRO *のサポート
5. Cadenceシミュレーターのサポート
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.6.1. 生成されるシステム・シミュレーション・ファイル

インテル® Quartus® Primeソフトウェアは、オプションで、IPコアを生成するときに機能シミュレーション・モデル、任意のテストベンチ（またはサンプルデザイン）、ベンダー固有のシミュレーター・セットアップ・スクリプトを生成します。 IPシミュレーション・ファイルの生成を制御するには：
  • サポートされているシミュレーターとIPシミュレーション・ファイル生成のオプションを指定するには、Assignment > Settings > EDA Tool Settings > Simulationをクリックします。
  • 新しいIPバリエーションをパラメーター化し、シミュレーション・ファイルの生成を有効にし、IPコア合成ファイルとシミュレーション・ファイルを生成するには、Tools > IP Catalogをクリックします。
  • 既存のIPコア・バリエーションのパラメーターを編集し、合成またはシミュレーション・ファイルを再生成するには、View > Project Navigator > IP Componentsをクリックします。
表 5.   インテル FPGA IPのシミュレーション・ファイル
ファイルタイプ 変更内容 ファイル名
iシミュレーター・セットアップ・スクリプト ベンダー固有のスクリプトを使用して、 インテル® FPGA IPモデルとシミュレーション・モデル・ライブラリー・ファイルをコンパイル、精緻化、シミュレートします。 オプションで、個々のIPコアスクリプトを1つのファイルに結合するベンダーごとに生成されたシミュレータセットアップスクリプト。 最上位のシミュレーション・スクリプトから結合スクリプトを入手して、スクリプトのメンテナンスをなくします。

<my_dir>/aldec/riviera_setup.tcl

<my_dir>/cadence/ncsim__setup.sh

<my_dir>/xcelium/xcelium_setup.sh

<my_dir>/mentor/msim_setup.tcl

/simulation/synopsys/vcs/vcs_setup.sh

/simulation/synopsys/vcsmx/vcsmx_setup.sh

注: インテル® FPGA IPコアは、シミュレーションに特化したIP機能シミュレーション・モデルや暗号化されたRTLモデル、あるいはプレーン・テキストのRTLモデルを含む、幅広いシミュレーション・モデルをサポートしています。これらはすべてサイクル精度のモデルです。モデルは、業界標準のVHDLまたはVerilog HDLシミュレーターを使用する、IP コア・インスタンスの高速な機能シミュレーションをサポートしています。一部のコアでは、プレーン・テキストのRTLモデルのみが生成され、そのモデルしかシミュレーションできません。シミュレーション・モデルはシミュレーションのみに使用し、合成やその他の目的のために使用しないでください。これらのモデルを合成に使用すると、機能しないデザインが作成されます。
レベル 2 の表題