サードパーティー・シミュレーション・ユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683870
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル FPGAデザインのシミュレーション 2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 3. Synopsys VCS*およびVCS MXのサポート 4. Aldec Active-HDL*およびRiviera-PRO *のサポート 5. Cadenceシミュレーターのサポート A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. インテル FPGAデザインのシミュレーション x
1.1. シミュレーターのサポート 1.2. シミュレーション・レベル 1.3. HDLサポート 1.4. シミュレーション・フロー 1.5. シミュレーションの準備 1.6. インテル® FPGA IPコアのシミュレーション 1.7. シミュレーションの実行(カスタムフロー) 1.8. インテル FPGAデザインのシミュレーション 改訂履歴
1.5. シミュレーションの準備 x
1.5.1. シミュレーション・モデルのコンパイル
1.6. インテル® FPGA IPコアのシミュレーション x
1.6.1. 生成されるシステム・シミュレーション・ファイル 1.6.2. IPシミュレーションのスクリプティング
1.6.2. IPシミュレーションのスクリプティング x
1.6.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成 1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み
1.6.2.2. 生成されたテンプレートからのシミュレーター・セットアップ・スクリプトの組み込み x
1.6.2.2.1. Aldec ActiveHDL*またはRiviera Pro* Simulatorセットアップ・スクリプトの入手 1.6.2.2.2. Cadence Incisive* Simulatorセットアップ・スクリプトの入手 1.6.2.2.3. Cadence Xcelium* シミュレーター・セットアップ・スクリプトのソーシング 1.6.2.2.4. Mentor Graphics ModelSim* Simulatorセットアップ・スクリプトの入手 1.6.2.2.5. Synopsys VCS* Simulatorセットアップ・スクリプトの入手 1.6.2.2.6. Synopsys VCS* MX Simulatorセットアップ・スクリプトの入手
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* x
2.1. クイックスタート例(Verilogを使用するModelSim) 2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン 2.3. ModelSimシミュレーションのセットアップ・スクリプト例 2.4. サポートされない機能 2.5. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim* 改訂履歴
2.2. ModelSim、ModelSim-Intel FPGA Edition、およびQuestaSimのガイドライン x
2.2.1. ModelSim-Intel FPGA Edition用コンパイル済みライブラリーの使用 2.2.2. Verilog HDLからVHDLへのパラメーター情報の受け渡し 2.2.3. シミュレーション速度の高速化 2.2.4. シミュレーション・メッセージの表示 2.2.5. シミュレーション波形の表示 2.2.6. ModelSim-Intel FPGA EditionのWaveform Editorを使用したシミュレーション
3. Synopsys VCS*およびVCS MXのサポート x
3.1. クイックスタートの例(Verilogを使用するVCS) 3.2. VCSおよびVCS MXのガイドライン 3.3. VCSシミュレーションのセットアップ・スクリプト例 3.4. Synopsys VCS*およびVCS MXサポート 改訂履歴
4. Aldec Active-HDL*およびRiviera-PRO *のサポート x
4.1. クイックスタートの例 (Active-HDL VHDL) 4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン 4.3. シミュレーション・セットアップ・スクリプトの使用 4.4. Aldec Active-HDL*およびRiviera-PRO *のサポート 改訂履歴
4.2. Aldec Active-HDLおよびRiviera-Proのガイドライン x
4.2.1. SystemVerilogファイルのコンパイル
5. Cadenceシミュレーターのサポート x
5.1. クイックスタートの例(NC-Verilog) 5.2. GUIおよびコマンドライン・インターフェイスの使用 5.3. Cadence Incisive Enterprise (IES)のガイドライン 5.4. IESシミュレーションのセットアップ・スクリプト例 5.5. Cadenceシミュレーターのサポート 改訂履歴
5.3. Cadence Incisive Enterprise (IES)のガイドライン x
5.3.1. パルス拒否遅延のシミュレーション 5.3.2. シミュレーション波形の表示
1. インテル FPGAデザインのシミュレーション
2. ModelSim* - Intel® FPGA Edition、 ModelSim* 、およびQuestaSim*
3. Synopsys VCS*およびVCS MXのサポート
4. Aldec Active-HDL*およびRiviera-PRO *のサポート
5. Cadenceシミュレーターのサポート
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

1.3. HDLサポート

インテル® Quartus® Prime開発ソフトウェアは、EDAシミュレーターに対しては、次のHDLをサポートしています。
表 3.  HDLサポート
言語 説明

VHDL
  • VHDL RTLシミュレーションの場合、デザインファイルをシミュレーターに直接コンパイルしてください。インテル FPGAシミュレーション・ライブラリーのシミュレーション・モデルとIPコアのシミュレーション・モデルもデザインにコンパイルする必要があります。シミュレーション・モデルのコンパイルには、Simulation Library Compilerを使用してください。
  • ゲートレベル・シミュレーションの場合、EDA Netlist Writerは、合成済みのデザイン・ネットリストであるVHDL Outputファイル(.vho)を生成します。.vhoは、シミュレーターでコンパイルしてください。インテル FPGAシミュレーション・ライブラリーからのモデルもコンパイルする必要がある場合があります。
  • IEEE 1364-2005暗号化Verilog HDLシミュレーション・モデルは、Quartus Prime開発ソフトウェアがサポートする各シミュレーション・ベンダーに向けて個別に暗号化されます。VHDLデザインのモデルをシミュレーションするには、VHDL/Verilog HDLコ・シミュレーションが実行可能なシミュレーターが必要です。
Verilog HDL

-SystemVerilog

  • Verilog HDLあるいはSystemVerilogでのRTLシミュレーションの場合、シミュレーターでデザインファイルをコンパイルします。インテル FPGAシミュレーション・ライブラリーのシミュレーション・モデルとIPコアのシミュレーション・モデルもデザインにコンパイルする必要があります。シミュレーション・モデルのコンパイルには、Simulation Library Compilerを使用してください。
  • ゲートレベル・シミュレーションの場合、EDA Netlist Writerが合成済みのデザイン・ネットリストであるVHDL Output(.vo)ファイルを生成します。.voは、シミュレーターでコンパイルしてください。

混在HDL
  • デザインにVHDLファイル、Verilog HDLファイル、SystemVerilogファイルが混在する場合、混在言語シミュレーターを使用する必要があります。デザインのインテル FPGA IPコアの生成に対しては、最も使い勝手の良いサポートされている言語を選択してください。
  • インテル FPGAは、インテル FPGAデザインのシミュレーションの簡素化に向けて、エントリーレベルの ModelSim* - Intel® FPGA Edition・ソフトウェアおよびコンパイル済みのインテル FPGAシミュレーション・ライブラリーを提供しています。バージョン15.0以降からは、 ModelSim* - Intel® FPGA Edition・ソフトウェアは、プレーンテキストHDLのネイティブ混在言語(VHDL/Verilog HDL/SystemVerilog)コ・シミュレーションをサポートしています。

    VHDL専用のシミュレーターを使用していて、Verilog HDLモジュールとIPコアをシミュレーションする必要がある場合は、シミュレーター・ベンダーから混在言語シミュレーターのライセンスを取得するか、あるいは ModelSim* - Intel® FPGA Edition・ソフトウェアを使用してください。

回路図

 シミュレーション実行前に、回路図をHDL形式に変換する必要があります。RTLシミュレーションには、変換されたVHDLファイルまたはVerilog HDLファイルが使用できます。
レベル 2 の表題