Agilex™ 5 FPGA & SoCデバイスの概要

ID 762191
日付 4/01/2024
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ドキュメント目次
1. Agilex™ 5 FPGA & SoCの概要 2. Agilex™ 5 FPGA & SoCファミリープラン 3. 第2世代 Hyperflex® コア・アーキテクチャー 4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー 6. Agilex™ 5 FPGA & SoCにおける可変精度DSP 7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク 8. Agilex™ 5 FPGA & SoCにおける汎用I/O 9. Agilex™ 5 FPGA & SoCにおけるI/O PLL 10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス 11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム 12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー 13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート 14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン 15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション 16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー 19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正 20. Agilex™ 5 FPGA & SoCの消費電力管理 21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール 22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴

10.2. ハード・メモリー・コントローラーの機能

表 18.  ハード・メモリー・コントローラーの機能
機能 説明
プロトコル
  • LPDDR5: 2つの動的周波数スケーリング (DFS) 周波数
  • DDR4およびDDR5: 最大2つのチップ選択と最大2つの3Dスタック
インターフェイス
  • コントローラーに対する完全パイプライン化されたコマンド、読み出し、および書き込みデータ・インターフェイス
  • ARM* AMBA* 4 AXI 準拠 (AXI 順序規則を含む):
    • サービス品質 (QoS) の4つの優先度レベル
    • プログラム可能なアドレスマッピング
    • 専用モニター
スケジューリング
  • 個々のSDRAMバーストに対するソフトウェアによるコンフィグレーションが可能な優先度スケジューリング
  • 高度なバンク・ルックアヘッド機能による高メモリー・スループット
  • 次の配置順序のいずれかでコンフィグレーション可能:
    • 書き込みのアウトオブオーダー配置
    • 同じポートからの書き込みのインオーダー配置
    • 同じAXIマスターからの書き込みのインオーダー配置
  • 読み出しと書き込みのインオーダー・スケジューリング向けにコンフィグレーション可能
  • 読み出しまたは書き込みのグループ化をサポート
タイミング JEDEC* で規定されているすべてのタイミング・パラメーターに対する完全にプログラム可能なタイミング・パラメーターのサポート
リフレッシュ
  • 全バンク・リフレッシュまたはバンクごとのリフレッシュ (メモリーでサポートされている場合)
  • DDR5のリフレッシュ管理
ECC
  • エラー訂正コード (ECC) のサポート (計算、エラー訂正、ライトバック訂正、およびエラーカウンターなど)
  • ハード化されたECCサポート (プログラム可能なシングルビットおよびダブルビット・エラー報告と自動訂正を備えた各種ECCタイプのコンフィグレーションを含む):
    • インラインECC、帯域外ECC、リンクECC、エンドツーエンド (ユーザー) ECC、またはECCなし
    • 標準のシングルビット・エラー訂正とダブルビット・エラー検出をサポート
    • 64ビットのデータごとに8ビットのECCでファブリックECCのECCパススルーをサポート
    • スクラビングをサポート
電源ステート DRAMのアクティブ・パワー・ダウン、プリチャージ・演算、およびセルフ・リフレッシュ・パワー・ダウンの各ステートを含む低電力DRAMステート:
  • レジスター制御下、または
  • アイドル時間に基づく
トレーニング 初期および定期的なZQキャリブレーション (LPDDR4、LPDDR5、DDR5)
検証
  • パフォーマンス監視統計
  • レジスター制御によるDDRメモリーのメモリーテスト