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1. Agilex™ 5 FPGA & SoCの概要
2. Agilex™ 5 FPGA & SoCファミリープラン
3. 第2世代 Hyperflex® コア・アーキテクチャー
4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール
5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー
6. Agilex™ 5 FPGA & SoCにおける可変精度DSP
7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク
8. Agilex™ 5 FPGA & SoCにおける汎用I/O
9. Agilex™ 5 FPGA & SoCにおけるI/O PLL
10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス
11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム
12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー
13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート
14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン
15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション
16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM
17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション
18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー
19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正
20. Agilex™ 5 FPGA & SoCの消費電力管理
21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール
22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴
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10.2. ハード・メモリー・コントローラーの機能
機能 | 説明 |
---|---|
プロトコル |
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インターフェイス |
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スケジューリング |
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タイミング | JEDEC* で規定されているすべてのタイミング・パラメーターに対する完全にプログラム可能なタイミング・パラメーターのサポート |
リフレッシュ |
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ECC |
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電源ステート | DRAMのアクティブ・パワー・ダウン、プリチャージ・演算、およびセルフ・リフレッシュ・パワー・ダウンの各ステートを含む低電力DRAMステート:
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トレーニング | 初期および定期的なZQキャリブレーション (LPDDR4、LPDDR5、DDR5) |
検証 |
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