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1. Agilex™ 5 FPGA & SoCの概要
2. Agilex™ 5 FPGA & SoCファミリープラン
3. 第2世代 Hyperflex® コア・アーキテクチャー
4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール
5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー
6. Agilex™ 5 FPGA & SoCにおける可変精度DSP
7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク
8. Agilex™ 5 FPGA & SoCにおける汎用I/O
9. Agilex™ 5 FPGA & SoCにおけるI/O PLL
10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス
11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム
12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー
13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート
14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン
15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション
16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM
17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション
18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー
19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正
20. Agilex™ 5 FPGA & SoCの消費電力管理
21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール
22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴
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13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート
Agilex™ 5 FPGA & SoCでは、ネイティブ MIPI* IP D-PHY* をサポートします。このデバイスによる MIPI* D-PHY* v2.5のサポートは、レーン当たり最大3.5Gbps20 です。 Agilex™ 5 FPGAでは、 MIPI* D-PHY* 高速および低速シグナリング・モードをサポートします。このとき、外部コンポーネントは不要です。
MIPI* IP D-PHY* の機能
- 単方向マルチレーン・コンフィグレーションが可能 (1、2、4、または8レーン)
- 低電力および高速シグナリングをサポート (レーンあたり最大3.5Gbps 20)
MIPI* IP D-PHY* により、 Agilex™ 5 FPGAの MIPI* 送受信インターフェイスが実装されます。次のプロトコルに準拠しています。
- カメラ・シリアル・インターフェイス (CSI-2) バージョン3.0 (基盤として D-PHY* 規格を使用)
- ディスプレイ・シリアル・インターフェイス (DSI-2) バージョン2.0 (基盤として D-PHY* 規格を使用)
プロトコル | DシリーズFPGA | EシリーズFPGA | |
---|---|---|---|
デバイスグループ A | デバイスグループ B | ||
CSI-2 |
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|
DSI-2 |
|
|
|
図 12. MIPI* レシーバーのブロック図
図 13. MIPI* トランスミッターのブロック図
20 最大3.5Gbps (標準的なリファレンス・チャネル)、最大2.5Gbps (長いリファレンス・チャネル)
21 最大2.5Gbps (標準的なリファレンス・チャネルおよび長いリファレンス・チャネル)