Agilex™ 5 FPGA & SoCデバイスの概要

ID 762191
日付 4/01/2024
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ドキュメント目次
1. Agilex™ 5 FPGA & SoCの概要 2. Agilex™ 5 FPGA & SoCファミリープラン 3. 第2世代 Hyperflex® コア・アーキテクチャー 4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー 6. Agilex™ 5 FPGA & SoCにおける可変精度DSP 7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク 8. Agilex™ 5 FPGA & SoCにおける汎用I/O 9. Agilex™ 5 FPGA & SoCにおけるI/O PLL 10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス 11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム 12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー 13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート 14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン 15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション 16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー 19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正 20. Agilex™ 5 FPGA & SoCの消費電力管理 21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール 22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴

2.1. Agilex™ 5 FPGA & SoC Dシリーズ

表 4.  DシリーズFPGAファミリープラン: 主な特長この表の値は、最大のリソースまたはパフォーマンスです。
デバイス

ロジックエレメント (LE)

アダプティブ・ロジック・モジュール M20K MLAB DSP

サイズ (Mb)

サイズ (Mb)

18×19乗算器

ピークINT8

(TOPS 7 )

A5D 010 103250 35000 534 10.43 1780 1.09 552 8.48
A5D 025 254054 86120 1281 25.02 3420 2.09 1472 22.61
A5D 031 318600 108000 1602 31.29 5400 3.30 1840 28.26
A5D 051 515070 174600 2.563 50.06 8440 5.15 2944 45.22
A5D 064 644280 218400 3204 62.58 10920 6.67 3680 56.22
表 5.  DシリーズFPGAファミリープラン: I/Oおよびインターフェイスこの表の値は、最大のリソースまたはパフォーマンスです。
デバイス

HVIO

(1.8V3.3V)

HSIO

(1.0V1.3V)

PLL数

1.3V LVDSペア

(1.6Gbps)

外部メモリー・インターフェイス

MIPI*

D-PHY* インターフェイス

I/O PLL ファブリック給電I/O PLL8

DDR4

(×64)

DDR4、DDR5、LPDDR4、LPDDR5

(×32)

A5D 010 60 384 8 11 192 2 4 28
A5D 025 60 384 8 11 192 2 4 28
A5D 031 60 384 8 11 192 2 4 28
A5D 051 60 384 8 15 192 2 4 28
A5D 064 60 384 8 15 192 2 4 28
表 6.  DシリーズFPGAファミリープラン: トランシーバーおよびHPSこの表の値は、最大のリソースまたはパフォーマンスです。
デバイス

トランシーバー

28.1Gbps最大レート

PCIe 4.0インスタンス

10/25ギガビット

イーサネット

(MAC & PCS)

HPS(ハード・プロセッサー・システム)
×4 ×8 プロセッサー キャッシュサイズ
A5D 010 16 4 2 8
  • デュアルコア ARM* Cortex* -A76 (最大1.8 GHz)
  • デュアルコア ARM* Cortex* -A55 (最大1.5 GHz)
  • 共有:2MB L3
  • Cortex* -A76:
    • 64KB L1
    • 256KB L2
  • Cortex* -A55:
    • 32KB L1
    • 128KB L2
A5D 025 16 4 2 8
A5D 031 16 4 2 8
A5D 051 24 6 3 12
A5D 064 32 8 4 16
7 テラ演算/秒
8 ファブリック給電I/O PLL数には、GTSトランシーバー・バンクのシステムPLLが含まれます。システムPLLをトランシーバーに使用しない場合は、コア・ファブリック用途に使用できます。