Agilex™ 5 FPGA & SoCデバイスの概要

ID 762191
日付 4/01/2024
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ドキュメント目次
1. Agilex™ 5 FPGA & SoCの概要 2. Agilex™ 5 FPGA & SoCファミリープラン 3. 第2世代 Hyperflex® コア・アーキテクチャー 4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー 6. Agilex™ 5 FPGA & SoCにおける可変精度DSP 7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク 8. Agilex™ 5 FPGA & SoCにおける汎用I/O 9. Agilex™ 5 FPGA & SoCにおけるI/O PLL 10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス 11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム 12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー 13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート 14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン 15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション 16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー 19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正 20. Agilex™ 5 FPGA & SoCの消費電力管理 21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール 22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴

11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム

Agilex™ 5 SoCのハード・プロセッサー・システム (HPS) は、マルチコア ARM* プロセッサーで構成されています。これには、デュアルコア ARM* Cortex* -A76とデュアルコア ARM* Cortex* -A55プロセッサーが含まれています。さらに、HPSによりシステムメモリー管理ユニットが追加され、システム全体のハードウェア仮想化が可能になります。

HPSアーキテクチャーの改良により、 Agilex™ 5 SoCは、次のような現在および将来の組み込み市場の要件を満たします。

  • 無線および有線通信
  • データセンターの高速化
  • さまざまな産業用途
図 9.  Agilex™ 5 SoC HPSのブロック図


表 19.   Agilex™ 5 SoCの主な機能のまとめ
機能 説明
プロセッサー・ユニット
  • デュアルコア ARM* Cortex* -A76 MPCoreとデュアルコア ARM* Cortex* -A55 MPCoreのマルチコアのプロセッサー・ユニット
    • CPU周波数:
      • デュアルコア ARM* Cortex* -A76: 最大1.8GHz
      • デュアルコア ARM* Cortex* -A55: 最大1.5GHz
    • ARM* v8.2-Aアーキテクチャー
  • 64ビットおよび32ビット ARM* 命令の実行
  • 16ビットおよび32ビットのThumb命令により、メモリー・フットプリントを30% 削減
  • ARM* Jazelle* ランタイム・コンパイル・ターゲット (RCT) 実行アーキテクチャーと8ビット Java* バイトコード
  • ダイナミック分岐予測を備えたスーパースカラー、可変長、アウトオブオーダー・パイプライン
  • 改良版 ARM* Neon* メディア処理エンジン
  • 単精度および倍精度浮動小数点ユニット
  • ARM* CoreSight* デバッグおよびトレース・テクノロジー
システムメモリー管理ユニット
  • ユニファイド・メモリー・モデルのイネーブル
  • FPGAファブリックに実装されたペリフェラルへのハードウェア仮想化の拡張
キャッシュ・コヒーレンシー・ユニット キャッシュに格納された共有データの変更をシステム全体に伝播し、コプロセッシング・エレメントのI/Oコヒーレンシを提
キャッシュメモリー 共通 共有2MB L3キャッシュ
デュアルコア ARM* Cortex* -A76
  • 64KB L1 Iキャッシュおよび64KB L1 Dキャッシュ (コアごとのECC付き)
  • 256KB共有L2データおよび命令キャッシュ (コアごと)
デュアルコア ARM* Cortex* -A55
  • 32KB L1 Iキャッシュおよび32KB L1 Dキャッシュ (コアごとのECC付き)
  • 128KB共有L2データおよび命令キャッシュ (コアごと)
オンチップメモリー 512KBオンチップRAM
HPS用外部SDRAMおよびフラッシュ・メモリー・インターフェイス ハード・メモリー・コントローラー
  • DDR4、DDR5、LPDDR4、およびLPDDR5をサポート
  • 40ビット (32ビット + 8ビットECC)
  • ECCサポート (計算、エラー訂正、ライトバック訂正、およびエラーカウンターなど)
  • 個々のSDRAMバーストに対するソフトウェアによるコンフィグレーションが可能な優先度スケジューリング
  • JEDEC* で規定されているすべてのタイミング・パラメーターに対する完全にプログラム可能なタイミング・パラメーターのサポート
  • ハード・メモリー・コントローラーに対するマルチポート・フロントエンド (MPFE) スケジューラー・インターフェイスにより、FPGAファブリックへのインターフェイス用 AMBA* 4 AXI QoSをサポート
NANDフラッシュ・コントローラー
  • 記述子ベースのコントローラーを統合 (DMA搭載)
  • プログラム可能なハードウェアのECCサポート
  • 8ビットおよび16ビットのフラッシュデバイスのサポート
  • ONFI 1.xおよび2.x仕様との互換性
  • Toggle 1.xおよび2.x仕様との互換性
SD/SDIO/eMMCコントローラー
  • 記述子ベースのDMAコントローラーを統合
  • CE-ATAデジタルコマンドをサポート
  • SDデバイスをサポート (バージョン6.1まで)
  • SDIOデバイスをサポート (バージョン4.1まで)
  • SD/eMMCデバイスをサポート(バージョン5.1まで)
  • SD SDR12、SDR25、SDR50、SDR104、およびDDR50をサポート
  • eMMCレガシー、高速SDR、高速DDR、HS200、およびHS400をサポート
  • UHS-IIおよびUHS-IIIインターフェイスはサポート外
DMAコントローラー
  • 4個のチャネルを備えたコントローラーが2個
  • 最大48個のペリフェラル・ハンドシェイク・インターフェイスのサポート
通信インターフェイス・コントローラー イーサネットMAC
  • 10Mbps100Mbps1Gbps、および2.5Gbpsをサポートする3つのイーサネットMACと内蔵DMAおよびTSNサポート
  • TSNエンドポイント機能を備えたイーサネット規格 (次の規格に準拠):
    • IEEE 1588-2008 advanced timestamps: Precision Time Protocol (PTP)、2-steps、PTP offload and timestamping
    • IEEE 802.1AS: Timing and synchronization
    • IEEE 802.1Qav: Time-sensitive streams forwarding and queuing
    • IEEE 802.1Qbv: Time-scheduled traffic enhancements
    • IEEE 802.1Qbu: Frame pre-emption
    • IEEE 802.3br: Interspersing express traffic
  • イーサネット・インターフェイス:
    • RGMII動作モードをサポート (データレートは10Mbps100Mbps、および1Gbps、HPS I/O経由)
    • RGMIII動作モードをサポート (データレートは10Mbps100Mbps、および1Gbps、FPGA HVIO経由、FPGAロジックにGMII–RGMIIソフトアダプターを使用)
    • SGMII動作モードをサポート (データレートは1Gbps (1000BASE-X)、または10Mbps100Mbps、および1Gbps (SGMII)、SGMII PCS ソフトIP使用、TDS I/O経由)
    • SGMII+動作モードをサポート (データレートは10Mbps100Mbps1Gbps、および2.5Gbps、SGMII+ PCSソフトIPおよびシリアル・トランシーバー・インターフェイス使用、FPGA I/O経由)
USB 2.0 OTG
  • USB OTGコントローラー1個
  • デュアルロール・デバイス (デバイスとホストの機能)
    • 高速 (480Mbps)
    • フルスピード (12Mbps)
    • 低速 (1.5Mbps)
    • USB 1.1 (フルスピードおよび低速) をサポート
  • 記述子ベースのスキャッター・ギャザーDMAを統合
  • 外部ULPI PHYのサポート
  • 最大16個の双方向エンドポイント (コントロール・エンドポイントを含む)
  • 最大16個のホストチャネル
  • 汎用ルートハブをサポート
  • USB OTG 1.3およびUSB OTG 2.0モードにコンフィグレーション可能
USB 3.1 Gen1
  • デバイスモードとホスト・コントローラー・モードの両方をサポート
    • USB 3.1とUSB 2.0の両方のインターフェイスをデバイスまたはホストとしてコンフィグレーションしてください。混合モードはサポートされていません。
  • 最大5Gbpsをサポート (USB 3.1 Gen1用にコンフィグレーションされ、トランシーバーとインターフェイス接続している場合)
  • 最大480Mbps をサポート (USB 2.0用にコンフィグレーションされ、HPS I/Oとインターフェイス接続している場合)
I2C
  • I2Cコントローラー5個 (3個は外部PHYへのMIO用イーサネットMACにより使用可能)
  • 100Kbpsおよび400Kbpsモードをサポート
  • 7ビットおよび10ビットのアドレッシング・モードをサポート
  • マスターおよびスレーブ動作モードをサポート
I3C
  • I3Cコントローラー2個
    • 1個はプライマリー・マスターとしてコンフィグレーション
    • 1個はセカンダリー・マスターとしてコンフィグレーション
  • サポートするFM、FM+、およびSDRデータレートは最大12.5Mbps
UART
  • UART 16550互換コントローラー (2個)
  • プログラム可能なボーレートは最大115.2キロボー
SPI
  • SPI 4個 (マスター2個とスレーブ2個)
  • 全二重と半二重をサポート
タイマー
  • 汎用タイマー (4個)
  • ウォッチドッグ・タイマー (5個)
I/O
  • HPSダイレクトI/O 48個によりHPSペリフェラルを直接I/Oに接続
  • 最大2個のFPGAファブリックI/OバンクをHPSに割り当てることにより、HPS DDRアクセスが可能
ロジックコアへのインターコネクト HPS – FPGAブリッジ
  • HPSバスマスターによるコア・ファブリック内のバススレーブへのアクセスが可能
  • コンフィグレーション可能な 32、64、または128ビット AMBA* AXIデータ・インターフェイスにより、FPGAファブリックに対する高帯域幅HPSマスター・トランザクションが可能
  • 最大256ギガバイト (GB) のアドレス空間をサポート
Lightweight HPS – FPGAブリッジ
  • HPSからソフト・ペリフェラルへの低レイテンシー・レジスター・アクセスに適したLightweight 32ビット AMBA* AXIインターフェイス
  • 最大512MBのアドレス空間をサポート
FPGA – HPSブリッジ
  • HPSペリフェラルと共有SDRAMをターゲットとする256ビットFPGA – HPSインターフェイス
  • アクセス可能な共有SDRAM (非コヒーレント18 、またはハードウェアがサポートするI/Oコヒーレント・トランザクション使用)
FPGA – SDRAMブリッジ
  • DDR I/Oをターゲットとする64、128、または256ビットのFPGA – SDRAMインターフェイスI/O
  • 非コヒーレント18 トランザクションのみをサポート
18 非コヒーレント・トランザクションの場合、HPSとFPGAのソフトロジックが互いのSDRAM空間で干渉しないようにします。