プロセッサー・ユニット |
- デュアルコア ARM* Cortex* -A76 MPCoreとデュアルコア ARM* Cortex* -A55 MPCoreのマルチコアのプロセッサー・ユニット
- CPU周波数:
- デュアルコア ARM* Cortex* -A76: 最大1.8GHz
- デュアルコア ARM* Cortex* -A55: 最大1.5GHz
- ARM* v8.2-Aアーキテクチャー
- 64ビットおよび32ビット ARM* 命令の実行
- 16ビットおよび32ビットのThumb命令により、メモリー・フットプリントを30% 削減
- ARM* Jazelle* ランタイム・コンパイル・ターゲット (RCT) 実行アーキテクチャーと8ビット Java* バイトコード
- ダイナミック分岐予測を備えたスーパースカラー、可変長、アウトオブオーダー・パイプライン
- 改良版 ARM* Neon* メディア処理エンジン
- 単精度および倍精度浮動小数点ユニット
- ARM* CoreSight* デバッグおよびトレース・テクノロジー
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システムメモリー管理ユニット |
- ユニファイド・メモリー・モデルのイネーブル
- FPGAファブリックに実装されたペリフェラルへのハードウェア仮想化の拡張
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キャッシュ・コヒーレンシー・ユニット |
キャッシュに格納された共有データの変更をシステム全体に伝播し、コプロセッシング・エレメントのI/Oコヒーレンシを提 |
キャッシュメモリー |
共通 |
共有2MB L3キャッシュ |
デュアルコア ARM* Cortex* -A76 |
- 64KB L1 Iキャッシュおよび64KB L1 Dキャッシュ (コアごとのECC付き)
- 256KB共有L2データおよび命令キャッシュ (コアごと)
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デュアルコア ARM* Cortex* -A55 |
- 32KB L1 Iキャッシュおよび32KB L1 Dキャッシュ (コアごとのECC付き)
- 128KB共有L2データおよび命令キャッシュ (コアごと)
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オンチップメモリー |
512KBオンチップRAM |
HPS用外部SDRAMおよびフラッシュ・メモリー・インターフェイス |
ハード・メモリー・コントローラー |
- DDR4、DDR5、LPDDR4、およびLPDDR5をサポート
- 40ビット (32ビット + 8ビットECC)
- ECCサポート (計算、エラー訂正、ライトバック訂正、およびエラーカウンターなど)
- 個々のSDRAMバーストに対するソフトウェアによるコンフィグレーションが可能な優先度スケジューリング
- JEDEC* で規定されているすべてのタイミング・パラメーターに対する完全にプログラム可能なタイミング・パラメーターのサポート
- ハード・メモリー・コントローラーに対するマルチポート・フロントエンド (MPFE) スケジューラー・インターフェイスにより、FPGAファブリックへのインターフェイス用 AMBA* 4 AXI QoSをサポート
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NANDフラッシュ・コントローラー |
- 記述子ベースのコントローラーを統合 (DMA搭載)
- プログラム可能なハードウェアのECCサポート
- 8ビットおよび16ビットのフラッシュデバイスのサポート
- ONFI 1.xおよび2.x仕様との互換性
- Toggle 1.xおよび2.x仕様との互換性
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SD/SDIO/eMMCコントローラー |
- 記述子ベースのDMAコントローラーを統合
- CE-ATAデジタルコマンドをサポート
- SDデバイスをサポート (バージョン6.1まで)
- SDIOデバイスをサポート (バージョン4.1まで)
- SD/eMMCデバイスをサポート(バージョン5.1まで)
- SD SDR12、SDR25、SDR50、SDR104、およびDDR50をサポート
- eMMCレガシー、高速SDR、高速DDR、HS200、およびHS400をサポート
- UHS-IIおよびUHS-IIIインターフェイスはサポート外
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DMAコントローラー |
- 4個のチャネルを備えたコントローラーが2個
- 最大48個のペリフェラル・ハンドシェイク・インターフェイスのサポート
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通信インターフェイス・コントローラー |
イーサネットMAC |
- 10Mbps、100Mbps、1Gbps、および2.5Gbpsをサポートする3つのイーサネットMACと内蔵DMAおよびTSNサポート
- TSNエンドポイント機能を備えたイーサネット規格 (次の規格に準拠):
- IEEE 1588-2008 advanced timestamps: Precision Time Protocol (PTP)、2-steps、PTP offload and timestamping
- IEEE 802.1AS: Timing and synchronization
- IEEE 802.1Qav: Time-sensitive streams forwarding and queuing
- IEEE 802.1Qbv: Time-scheduled traffic enhancements
- IEEE 802.1Qbu: Frame pre-emption
- IEEE 802.3br: Interspersing express traffic
- イーサネット・インターフェイス:
- RGMII動作モードをサポート (データレートは10Mbps、100Mbps、および1Gbps、HPS I/O経由)
- RGMIII動作モードをサポート (データレートは10Mbps、100Mbps、および1Gbps、FPGA HVIO経由、FPGAロジックにGMII–RGMIIソフトアダプターを使用)
- SGMII動作モードをサポート (データレートは1Gbps (1000BASE-X)、または10Mbps、100Mbps、および1Gbps (SGMII)、SGMII PCS ソフトIP使用、TDS I/O経由)
- SGMII+動作モードをサポート (データレートは10Mbps、100Mbps、1Gbps、および2.5Gbps、SGMII+ PCSソフトIPおよびシリアル・トランシーバー・インターフェイス使用、FPGA I/O経由)
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USB 2.0 OTG |
- USB OTGコントローラー1個
- デュアルロール・デバイス (デバイスとホストの機能)
- 高速 (480Mbps)
- フルスピード (12Mbps)
- 低速 (1.5Mbps)
- USB 1.1 (フルスピードおよび低速) をサポート
- 記述子ベースのスキャッター・ギャザーDMAを統合
- 外部ULPI PHYのサポート
- 最大16個の双方向エンドポイント (コントロール・エンドポイントを含む)
- 最大16個のホストチャネル
- 汎用ルートハブをサポート
- USB OTG 1.3およびUSB OTG 2.0モードにコンフィグレーション可能
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USB 3.1 Gen1 |
- デバイスモードとホスト・コントローラー・モードの両方をサポート
- USB 3.1とUSB 2.0の両方のインターフェイスをデバイスまたはホストとしてコンフィグレーションしてください。混合モードはサポートされていません。
- 最大5Gbpsをサポート (USB 3.1 Gen1用にコンフィグレーションされ、トランシーバーとインターフェイス接続している場合)
- 最大480Mbps をサポート (USB 2.0用にコンフィグレーションされ、HPS I/Oとインターフェイス接続している場合)
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I2C |
- I2Cコントローラー5個 (3個は外部PHYへのMIO用イーサネットMACにより使用可能)
- 100Kbpsおよび400Kbpsモードをサポート
- 7ビットおよび10ビットのアドレッシング・モードをサポート
- マスターおよびスレーブ動作モードをサポート
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I3C |
- I3Cコントローラー2個
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- 1個はプライマリー・マスターとしてコンフィグレーション
- 1個はセカンダリー・マスターとしてコンフィグレーション
- サポートするFM、FM+、およびSDRデータレートは最大12.5Mbps
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UART |
- UART 16550互換コントローラー (2個)
- プログラム可能なボーレートは最大115.2キロボー
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SPI |
- SPI 4個 (マスター2個とスレーブ2個)
- 全二重と半二重をサポート
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タイマー |
- 汎用タイマー (4個)
- ウォッチドッグ・タイマー (5個)
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I/O |
- HPSダイレクトI/O 48個によりHPSペリフェラルを直接I/Oに接続
- 最大2個のFPGAファブリックI/OバンクをHPSに割り当てることにより、HPS DDRアクセスが可能
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ロジックコアへのインターコネクト |
HPS – FPGAブリッジ |
- HPSバスマスターによるコア・ファブリック内のバススレーブへのアクセスが可能
- コンフィグレーション可能な 32、64、または128ビット AMBA* AXIデータ・インターフェイスにより、FPGAファブリックに対する高帯域幅HPSマスター・トランザクションが可能
- 最大256ギガバイト (GB) のアドレス空間をサポート
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Lightweight HPS – FPGAブリッジ |
- HPSからソフト・ペリフェラルへの低レイテンシー・レジスター・アクセスに適したLightweight 32ビット AMBA* AXIインターフェイス
- 最大512MBのアドレス空間をサポート
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FPGA – HPSブリッジ |
- HPSペリフェラルと共有SDRAMをターゲットとする256ビットFPGA – HPSインターフェイス
- アクセス可能な共有SDRAM (非コヒーレント18 、またはハードウェアがサポートするI/Oコヒーレント・トランザクション使用)
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FPGA – SDRAMブリッジ |
- DDR I/Oをターゲットとする64、128、または256ビットのFPGA – SDRAMインターフェイスI/O
- 非コヒーレント18 トランザクションのみをサポート
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