Agilex™ 5 FPGA & SoCデバイスの概要

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ID 762191
日付 4/01/2024
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ドキュメント目次
ドキュメント目次 x
1. Agilex™ 5 FPGA ＆ SoCの概要 2. Agilex™ 5 FPGA ＆ SoCファミリープラン 3. 第2世代 Hyperflex® コア・アーキテクチャー 4. Agilex™ 5 FPGA ＆ SoCにおけるアダプティブ・ロジック・モジュール 5. Agilex™ 5 FPGA ＆ SoCにおける内部エンベデッド・メモリー 6. Agilex™ 5 FPGA & SoCにおける可変精度DSP 7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク 8. Agilex™ 5 FPGA ＆ SoCにおける汎用I/O 9. Agilex™ 5 FPGA ＆ SoCにおけるI/O PLL 10. Agilex™ 5 FPGA ＆ SoCにおける外部メモリー・インターフェイス 11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム 12. Agilex™ 5 FPGA ＆ SoCにおけるFPGAトランシーバー 13. Agilex™ 5 FPGA ＆ SoCにおける MIPI* プロトコルサポート 14. Agilex™ 5 FPGA ＆ SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン 15. PCIe* を使用した Agilex™ 5 FPGA ＆ SoC向けプロトコル経由コンフィグレーション 16. Agilex™ 5 FPGA ＆ SoCにおけるデバイス・コンフィグレーションおよびSDM 17. Agilex™ 5 FPGA ＆ SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. Agilex™ 5 FPGA ＆ SoCにおけるデバイス・セキュリティー 19. Agilex™ 5 FPGA ＆ SoCにおけるSEUエラー検出および訂正 20. Agilex™ 5 FPGA ＆ SoCの消費電力管理 21. Agilex™ 5 FPGA ＆ SoCにおけるソフトウェアおよびツール 22. Agilex™ 5 FPGA ＆ SoCデバイスの概要の改訂履歴
1. Agilex™ 5 FPGA ＆ SoCの概要 x
1.1. Agilex™ 5 FPGA ＆ SoCにおける主な機能およびイノベーション 1.2. Agilex™ 5 FPGA ＆ SoCのブロック図 1.3. Agilex™ 5 FPGA ＆ SoCの機能の概要 1.4. Agilex™ 5 SoCの追加機能
2. Agilex™ 5 FPGA ＆ SoCファミリープラン x
2.1. Agilex™ 5 FPGA ＆ SoC Dシリーズ 2.2. Agilex™ 5 FPGA ＆ SoC Eシリーズ 2.3. Agilex™ 5 FPGA ＆ SoCのパッケージオプション 2.4. 製品注文コード
10. Agilex™ 5 FPGA ＆ SoCにおける外部メモリー・インターフェイス x
10.1. 外部メモリー・インターフェイスのパフォーマンス 10.2. ハード・メモリー・コントローラーの機能
12. Agilex™ 5 FPGA ＆ SoCにおけるFPGAトランシーバー x
12.1. Agilex™ 5 FPGA GTSトランシーバーのPMA機能 12.2. Agilex™ 5 FPGA GTSトランシーバーのPCS機能 12.3. Agilex™ 5FPGA ＆ SoCにおけるGTSトランシーバーPLL
1. Agilex™ 5 FPGA ＆ SoCの概要
2. Agilex™ 5 FPGA ＆ SoCファミリープラン
3. 第2世代 Hyperflex® コア・アーキテクチャー
4. Agilex™ 5 FPGA ＆ SoCにおけるアダプティブ・ロジック・モジュール
5. Agilex™ 5 FPGA ＆ SoCにおける内部エンベデッド・メモリー
6. Agilex™ 5 FPGA & SoCにおける可変精度DSP
7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク
8. Agilex™ 5 FPGA ＆ SoCにおける汎用I/O
9. Agilex™ 5 FPGA ＆ SoCにおけるI/O PLL
10. Agilex™ 5 FPGA ＆ SoCにおける外部メモリー・インターフェイス
11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム
12. Agilex™ 5 FPGA ＆ SoCにおけるFPGAトランシーバー
13. Agilex™ 5 FPGA ＆ SoCにおける MIPI* プロトコルサポート
14. Agilex™ 5 FPGA ＆ SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン
15. PCIe* を使用した Agilex™ 5 FPGA ＆ SoC向けプロトコル経由コンフィグレーション
16. Agilex™ 5 FPGA ＆ SoCにおけるデバイス・コンフィグレーションおよびSDM
17. Agilex™ 5 FPGA ＆ SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション
18. Agilex™ 5 FPGA ＆ SoCにおけるデバイス・セキュリティー
19. Agilex™ 5 FPGA ＆ SoCにおけるSEUエラー検出および訂正
20. Agilex™ 5 FPGA ＆ SoCの消費電力管理
21. Agilex™ 5 FPGA ＆ SoCにおけるソフトウェアおよびツール
22. Agilex™ 5 FPGA ＆ SoCデバイスの概要の改訂履歴

1.3. Agilex™ 5 FPGA ＆ SoCの機能の概要

Agilex™ 5 FPGAとSoCは、同じ高性能コア・ファブリックと共通の機能を備えています。
表 2.  機能の概要
機能 説明
パッケージング
  • 同一パッケージのフットプリントを持つ複数のデバイスによる集積度の異なるデバイス間でのシームレスなマイグレーション
  • バリアブルピッチBGA (VPBGA) パッケージデザイン (最小ボールピッチ0.65mm) 4 により、パッケージの小型フォームファクターに対応し、PCBレイヤー数を削減
Eシリーズ 0.5mmボールピッチのパッケージオプションは、I/O数が多い小型フォームファクター向け
高性能コア・ファブリック
  • インターコネクト配線全体およびすべての機能ブロックの入力にHyper - Registerを備えた第2世代 Hyperflex® コア・アーキテクチャー
  • 拡張アダプティブ・ロジック・モジュール (ALM)
  • 配線アーキテクチャーの改善による配線の輻輳の低減とコンパイル時間の向上
  • プログラマブル・クロック・ツリー合成を用いた階層コア・クロッキング・アーキテクチャー
  • きめ細かなパーシャル・リコンフィグレーション
内部メモリーブロック
  • マルチレベルのオンチップメモリー階層
  • M20K: 20キロビット (ハードエラー訂正コード (ECC) サポート付き)
  • MLAB: 640ビット分散LUTRAM
可変精度DSPブロック
  • IEEE 754準拠の浮動小数点ユニットを備えた可変精度DSPブロック (次のサポートを含む)
    • 単精度FP32 (32ビット演算)
    • 半精度FP16 (16ビット演算) およびFP19 (19ビット演算) 浮動小数点モード
    • Tensor浮動小数点FP19浮動小数点モード
    • BFLOAT16浮動小数点フォーマット
  • 高性能AI Tensorブロック:
    • FPGAファブリックのTera Operations Per Second (TOPS) の高性能演算密度を実現
    • AIワークロード向け最大57 INT8 TOPS
    • ハードウェアは、カスタマイズされたワークロードでAI向けにプログラム可能
    • TensorFlow* などの業界標準フレームワークからFPGAビットストリームまでのプッシュボタン・フローをサポート
  • 各DSPブロックによりINT16複素乗算モードをサポート
  • 信号処理をサポート、精度範囲は9×9から54×54
  • ネイティブ27×27、18×19、および9×9乗算モード
  • シストリック200GbE有限インパルス応答 (FIR) 用の64ビット・アキュムレーターおよびカスケード
  • 内蔵係数メモリーバンク
  • 前置加算器/減算器による効率の向上
  • 2× パイプライン・レジスターの追加によるパフォーマンスの向上と消費電力削減
コア・クロック・ネットワーク
  • プログラム可能なクロックツリー合成: グローバル、リージョナル、およびペリフェラルの各クロック・ネットワークとの下位互換性
  • 必要な部分にのみクロックを合成し、ダイナミック消費電力を最小化
  • 800MHz LVDSインターフェイス・クロッキングにより、LVDS、RSDS、mini-VDS、およびLVPECLと互換性のある1.3V TDS規格を介して 1,600Mbps LVDSインターフェイスをサポート
Dシリーズ 2,000MHz外部メモリー・インターフェイス・クロッキングにより、4,000Mbps DDR5インターフェイスをサポート
Eシリーズ デバイスグループ A 1,800MHz外部メモリー・インターフェイス・クロッキングにより、3,600Mbps DDR5インターフェイスをサポート
デバイスグループ B 1,200MHz外部メモリー・インターフェイス・クロッキングにより、2,400Mbps DDR4インターフェイスをサポート
汎用I/O 汎用
  • 1.6Gbps 1.3V TDS規格 (LVDS、RSDS、mini-VDS、およびLVPECL規格と互換)
  • 1.0V、1.05V、1.1V、および1.2VシングルエンドLVCMOSインターフェイス
  • 1.8V、2.5V、および3.3VシングルエンドLVCMOS/LVTTL I/O
  • オンチップ終端 (OCT)

Dシリーズ

 合計400以上のGPIOが使用可能
Eシリーズ 合計500以上のGPIOが使用可能

外部メモリー・インターフェイス

(ハードIP)

Dシリーズ
  • 2,000MHz (4,000Mbps) DDR5外部メモリー・インターフェイス
  • 2,133MHz (4,267Mbps) LPDDR5外部メモリー・インターフェイス
  • 1,600MHz (3,200Mbps) DDR4外部メモリー・インターフェイス
  • 2,133MHz (4,267Mbps) LPDDR4/4X外部メモリー・インターフェイス
Eシリーズ デバイスグループ A
  • 1,800MHz (3,600Mbps) DDR5外部メモリー・インターフェイス
  • 1,867MHz (3,733Mbps) LPDDR5外部メモリー・インターフェイス
  • 1,333MHz (2,667Mbps) DDR4外部メモリー・インターフェイス
  • 1,867MHz (3,733Mbps) LPDDR4外部メモリー・インターフェイス
デバイスグループ B
  • 1,200 MHz (2,400Mbps) DDR4外部メモリー・インターフェイス
  • 1,333 MHz (2,667Mbps) LPDDR4外部メモリー・インターフェイス
  • 1,200MHz (2,400Mbps) LPDDR5外部メモリー・インターフェイス
MIPI* Dシリーズ MIPI* D-PHY* v2.5 (レーンあたり最大3.5Gbps 5 )
Eシリーズ デバイスグループ A MIPI* D-PHY* v2.5 (レーンあたり最大3.5Gbps 5)
デバイスグループ B MIPI* D-PHY* v2.5 (レーンあたり最大2.5Gbps 6 )
フェーズ・ロック・ループ (PLL) I/O PLL
  • 汎用I/Oに隣接する整数PLL
  • 精密周波数合成
  • クロック遅延補正
  • ゼロ遅延バッファリング
  • 外部メモリーおよびLVDS互換インターフェイスをサポート

送信PLL

(TX PLL)
  • 精密フラクショナル合成
  • LCタンクベースのPLLによる超低ジッター
  • トランシーバー・インターフェイスをサポート
System PLL
  • GTSトランシーバー・バンクごとに1個のシステムPLL
  • 整数モード
  • 精密周波数合成
  • トランシーバー・インターフェイスをサポート
  • システムPLLは、GTSトランシーバーに使われていない場合は、コア使用目的に転用できます。
メモリー・コントローラーのサポート 各デバイスで複数のハードIPインスタンス化
Dシリーズ
  • DDR4ハード・メモリー・コントローラー
  • LPDDR4/4Xハード・メモリー・コントローラー
  • DDR5ハード・メモリー・コントローラー
  • LPDDR5ハード・メモリー・コントローラー
Eシリーズ デバイスグループ A
  • DDR4ハード・メモリー・コントローラー
  • LPDDR4ハード・メモリー・コントローラー
  • DDR5ハード・メモリー・コントローラー
  • LPDDR5ハード・メモリー・コントローラー
デバイスグループ B
  • DDR4ハード・メモリー・コントローラー
  • LPDDR4ハード・メモリー・コントローラー
  • LPDDR5ハード・メモリー・コントローラー
トランシーバー PCIe* PCIe* レートは最大 PCIe* 4.0、16Gbps NRZ
ネットワーキング
  • 挿入損失は802.3bjおよびCEI 25G-LR規格に準拠
  • 1Gbps未満のデータレートに対するオーバーサンプリング機能
  • SFP+ 光モジュールサポート
  • 適応線形および決定フィードバック等化
  • 送信プリエンファシスおよびデエンファシス
  • 個々のGTSトランシーバー・チャネルのダイナミック・パーシャル・リコンフィグレーション
  • オンチップ計装 ( Quartus® Prime Eye Viewerの非破壊的なアイの高さと破壊的なアイの幅のマージン機能)
Dシリーズ 連続動作範囲は1Gbpsから28.1Gbps NRZ
Eシリーズ デバイスグループ A 連続動作範囲は1Gbpsから28.1Gbps NRZ
デバイスグループ B 連続動作範囲は1Gbpsから17.16Gbps NRZ
トランシーバー・ハードIP PCIe*
  • 各デバイスで複数のハードIPインスタンス化
  • TLPバイパス機能
  • Single-Root I/O Virtualization (SR-IOV)
  • Precise Time Management (高精度時刻管理)
Dシリーズ
  • 最大 PCIe* 4.0 ×8EPおよびRP
  • ポート分岐のサポート: 4×8ルートポートまたはエンドポイント、もしくは (4×4)+(4×4) ルートポートまたはエンドポイント
Eシリーズ
  • 最大 PCIe* 4.0 ×4EPおよびRP
  • 6×4エンドポイントまたはルートポート
その他のプロトコル
  • CPRIおよびファイバーチャネル
  • CR/KR (AN/LT)
  • 1588 PTP
  • MAC、PCS、およびFECバイパスオプション
Dシリーズ イーサネットIPコンフィグレーション: 16×10または25GbE MAC、PCS、およびFEC
Eシリーズ デバイスグループ A イーサネットIPコンフィグレーション: 6×10または25GbE MAC、PCS、およびFEC
デバイスグループ B イーサネットIPコンフィグレーション: 6×25GbE MAC、PCS、およびFEC
コンフィグレーション
  • 専用SDM
  • ソフトウェア・プログラマブル・デバイス・コンフィグレーション
  • シリアル・フラッシュ・インターフェイス
  • 外部ホストを介したパラレルフラッシュからのコンフィグレーション
  • コア・ファブリックのきめ細かなパーシャル・リコンフィグレーション - デバイス動作中にシステムロジックを追加または削除
  • GTSトランシーバーおよびPLLのダイナミック・リコンフィグレーション
  • AES-256、SHA-256/384、ECDSA-256/384アクセラレーターを含む包括的セキュリティー機能
  • PUFサービス
  • プラットフォーム認証
  • 改ざん防止機能
  • PCIe* 1.0、2.0、3.0、または4.0を使用したプロトコル経由コンフィグレーション (CvP)
機能安全
  • 機能安全データパッケージ (FSDP)
  • FPGA診断手段の改善により、安全性が極めて重要なアプリケーションでの Agilex™ 5 FPGAの使用が可能
ソフトウェアとツール
  • Quartus® Primeプロ・エディション・デザイン・スイートに新しいコンパイラーとHyper-Awareデザインフローを追加
  • インテル® oneAPIの各リリースにおける新しいコンパイルの革新
  • トランシーバー・ツールキット
  • プラットフォーム・デザイナー IP統合ツール
  • インテル® DSP Builder for インテル® FPGAアドバンスト・ブロックセット
  • Arm* Development Studio for Intel® SoC FPGA (Arm* DS for Intel® SoC FPGA)
4 0.65mm は、最小ボールピッチであり、 信号トレースの配線を意図するものではありません。VPBGAデザインは、0.8mmデザイン規則および標準的なメッキ・スルー・ホール (PTH) ビアの使用要件を満たしています。
5 最大3.5Gbps (標準的なリファレンス・チャネル)、最大2.5Gbps (長いリファレンス・チャネル)
6 最大2.5Gbps (標準的なリファレンス・チャネルおよび長いリファレンス・チャネル)
レベル 2 の表題