Agilex™ 5 FPGA & SoCデバイスの概要

ID 762191
日付 4/01/2024
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ドキュメント目次
1. Agilex™ 5 FPGA & SoCの概要 2. Agilex™ 5 FPGA & SoCファミリープラン 3. 第2世代 Hyperflex® コア・アーキテクチャー 4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー 6. Agilex™ 5 FPGA & SoCにおける可変精度DSP 7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク 8. Agilex™ 5 FPGA & SoCにおける汎用I/O 9. Agilex™ 5 FPGA & SoCにおけるI/O PLL 10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス 11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム 12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー 13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート 14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン 15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション 16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー 19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正 20. Agilex™ 5 FPGA & SoCの消費電力管理 21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール 22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴

1.1. Agilex™ 5 FPGA & SoCにおける主な機能およびイノベーション

Agilex™ 5 FPGA & SoCは、パフォーマンスを最適化したDシリーズFPGAと消費電力を最適化したEシリーズFPGAで構成されています。
表 1.   Agilex™ 5 FPGA & SoCシリーズ
機能およびイノベーション DシリーズFPGA EシリーズFPGA
デバイスグループ A デバイスグループ B
プロセス・テクノロジー Intel® 7
アーキテクチャーアーキテクチャー モノリシック・ダイ
パッケージング 最小ボールピッチ0.65mm 1 のバリアブルピッチBGA (VPBGA) パッケージにより、小型フォームファクターに対応し、PCBレイヤー数を削減 最小ボールピッチ0.65mm 1の可変ピッチBGA (VPBGA) パッケージにより、小型フォームファクターに対応し、PCBレイヤー数を削減
  • 最小ボールピッチ0.65mm 1の可変ピッチBGA (VPBGA) パッケージにより、小型フォームファクターに対応し、PCBレイヤー数を削減
  • 長方形パッケージと標準パターンのボール配列 (ボールピッチ0.5mm) により、フォームファクターに対応
コア・ファブリック 第2世代 Hyperflex® コア・ファブリック
ロジックエレメント (LE) 103Kから644K 138Kから656K 50Kから656K
オンチップRAM MLABおよびM20K
69Mb 38Mb 38Mb
可変精度DSP 業界をリードするデジタル信号処理 (DSP) のサポート、最大38TFLOPS
AI Tensorブロック サポートあり
クロッキングおよびPLL
  • プログラム可能なクロックツリー合成により、柔軟かつ、低電力、低スキューのクロッキングを実現
  • I/O PLLにより、汎用I/O、外部メモリー・インターフェイス、LVDS、およびファブリック用途向けに高精度周波数合成を備えた整数モードをサポート
  • 送信PLL (TX PLL) により、トランシーバー用LCタンクベースのPLLを使用して、フラクショナル合成と超低ジッターをサポート
汎用I/O
  • 1.0Vから1.3Vの高速I/O (HSIO)
  • 1.8Vから3.3Vの高電圧I/O (HVIO)
MIPI* D-PHY* v2.5 レーンあたり最大3.5Gbps 2 レーンあたり最大3.5Gbps 2 レーンあたり最大3.5Gbps 3
外部メモリー・インターフェイス 第4世代スケーラブル統合ハード・メモリー・コントローラーおよびPHY
  • 3,200Mbps DDR4
  • 4,000Mbps DDR5
  • 4,267Mbps LPDDR4
  • 4,267Mbps LPDDR5
  • 2,667Mbps DDR4
  • 3,600Mbps DDR5
  • 3,733Mbps LPDDR4
  • 3,733Mbps LPDDR5
  • 2,400Mbps DDR4
  • 2,667Mbps LPDDR4
  • 2,400Mbps LPDDR5
暗号化手法 SDMにより Advanced Encryption Standard (AES) をサポート
トランシーバー・ハードIP
  • 複数のギガビット・イーサネット (GbE) ネットワーク・インターフェイス接続を1台のデバイスで実現
  • PCSおよび PCIe* ハードIPにより、貴重なコアのロジックリソースの解放、電力節約、生産性向上を実現
  • ハード化された10GbEおよび25GbEメディア・アクセス・コントロール (MAC)、フィジカル・コーディング・サブレイヤー (PCS)、IEEE 1588サポート付き順方向誤り訂正 (FEC)
  • 最大28.1Gbps非ゼロ復帰 (NRZ)
  • 最大 PCIe* 4.0 ×8
  • ハード化された10および25GbE MAC、PCS、IEEE 1588サポート付きFEC
  • 最大28.1Gbps NRZ
  • PCIe* 4.0 ×4
  • ハード化された10GbE MAC、PCS、IEEE 1588サポート付きFEC
  • 最大17.16Gbps NRZ
  • 最大 PCIe* 4.0 ×4
SDM

専用セキュア・デバイス・マネージャー (SDM) ピン:

  • FPGAコンフィグレーション・プロセスとすべてのセキュリティー機能を管理
  • 認証済みのFPGAコンフィグレーションとHPSブートを実行
  • FPGAビットストリーム暗号化、セキュア・キー・プロビジョニング、および物理的複製防止機能 (PUF) キーストレージをサポート
  • ランタイムセンサーの管理と、アクティブ改ざん検出および応答をサポート
  • セキュリティー・プロトコルおよびデータモデル (SPDM) プロトコルを使用したプラットフォーム認証をサポート
  • ハード化された暗号化エンジンへのアクセスをサービスとして提供
HPS

(SoCのみ)

マルチコア ARM* プロセッサーを内蔵したハード・プロセッサー・システム (HPS):

  • デュアルコア64ビット ARM* Cortex* -A76 (最大1.8GHz)
  • デュアルコア64ビット ARM* Cortex* -A55 (最大1.5 GHz)
省電力 包括的な先進省電力機能のセットにより、前世代の高性能FPGAと比較して最大40% の低消費電力を実現
1 0.65mm は、最小ボールピッチであり、 信号トレースの配線を意図するものではありません。VPBGAデザインは、0.8mmデザイン規則および標準的なメッキ・スルー・ホール (PTH) ビアの使用要件を満たしています。
2 最大3.5Gbps (標準的なリファレンス・チャネル)、最大2.5Gbps (長いリファレンス・チャネル)
3 最大2.5Gbps (標準的なリファレンス・チャネルおよび長いリファレンス・チャネル)