Agilex™ 5 FPGA & SoCデバイスの概要

ID 762191
日付 4/01/2024
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ドキュメント目次
1. Agilex™ 5 FPGA & SoCの概要 2. Agilex™ 5 FPGA & SoCファミリープラン 3. 第2世代 Hyperflex® コア・アーキテクチャー 4. Agilex™ 5 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. Agilex™ 5 FPGA & SoCにおける内部エンベデッド・メモリー 6. Agilex™ 5 FPGA & SoCにおける可変精度DSP 7. Agilex™ 5 FPGA & SoC におけるコア・クロック・ネットワーク 8. Agilex™ 5 FPGA & SoCにおける汎用I/O 9. Agilex™ 5 FPGA & SoCにおけるI/O PLL 10. Agilex™ 5 FPGA & SoCにおける外部メモリー・インターフェイス 11. Agilex™ 5 SoCにおけるハード・プロセッサー・システム 12. Agilex™ 5 FPGA & SoCにおけるFPGAトランシーバー 13. Agilex™ 5 FPGA & SoCにおける MIPI* プロトコルサポート 14. Agilex™ 5 FPGA & SoCにおけるバリアブルピッチBGA (VPBGA) パッケージデザイン 15. PCIe* を使用した Agilex™ 5 FPGA & SoC向けプロトコル経由コンフィグレーション 16. Agilex™ 5 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. Agilex™ 5 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. Agilex™ 5 FPGA & SoCにおけるデバイス・セキュリティー 19. Agilex™ 5 FPGA & SoCにおけるSEUエラー検出および訂正 20. Agilex™ 5 FPGA & SoCの消費電力管理 21. Agilex™ 5 FPGA & SoCにおけるソフトウェアおよびツール 22. Agilex™ 5 FPGA & SoCデバイスの概要の改訂履歴

3. 第2世代 Hyperflex® コア・アーキテクチャー

Agilex™ 5 FPGA & SoCがベースとするコア・ファブリックの特長は、第2世代 Hyperflex® コア・アーキテクチャーです。
表 10.   Hyperflex® コア・アーキテクチャーの特長この表では、 Hyperflex® コア・アーキテクチャーの特長をいくつか挙げています。
特長 説明
スループットの向上

旧世代のハイエンドFPGAと比較して、平均で50% 高いコアクロック周波数のパフォーマンスを実現し、スループットの画期的な向上が得られます。

電力効率の向上 IPサイズの縮小により、これまで複数のデバイスにまたがっていたデザインを1つのデバイスに統合することができます。この統合により、 Stratix® 10 FPGAsと比較して、必要な電力を最大で42%削減することができます。
デザインの機能性の向上 より高速なクロック周波数を使用することで、バス幅とのIPサイズが縮小されます。バス幅とIPサイズの縮小により、FPGAリソースをより多く確保することができ、優れた機能性が追加されます。
設計者の生産性向上 Hyper-Awareデザインツールを使用して、配線の輻輳の軽減、およびデザインのイタレーション回数の削減によるパフォーマンスの向上を実現し、タイミングマージンの拡大によりタイミング・クロージャーを迅速化できます。

Hyperflex® コア・アーキテクチャーでは、従来のALMユーザーレジスターに加えて、Hyper-Registerという名前のバイパス可能なレジスターが追加されています。

  • Hyper-Registerは、FPGAファブリック全体に分布しています。
  • Hyper-Registerは、各インターコネクト配線セグメントおよびすべての機能ブロックの入力で使用可能です。
図 5. バイパス可能なHyper-Register

インテルでは、第2世代の Hyperflex® コア・アーキテクチャーで、レジスターの数を最適化し、タイミング・クロージャー時間とファブリック領域の使用率を向上させました。

図 6.  Hyperflex® コア・アーキテクチャー

Hyper-Registerを使用すると、主要なデザイン手法を使用してコア・パフォーマンスを向上させることができます。こうしたデザイン手法を実装すると、Hyper-Awareデザインツールによって、 Hyper-Registerが自動的に活用され、最大コアクロック周波数を達成できます。

  • きめ細かなHyper-Retimingによるクリティカル・パスの排除
  • ゼロ・レイテンシーHyper-Pipeliningによる配線遅延の排除
  • 柔軟性の高いHyper-Optimizationによる最高クラスの性能