MAX 10 エンベデッド・メモリー・ユーザーガイド

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ID 683431
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10エンベデッド・メモリーの概要 2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 3. MAX® 10エンベデッド・メモリーのデザイン検討事項 4. RAM: 1-PORT IP コア・リファレンス 5. RAM: 2-PORT IP コア・リファレンス 6. ROM: 1-PORT IPコア・リファレンス 7. ROM: 2-PORT IPコア・リファレンス 8. シフトレジスター（RAMベース）IP コア・リファレンス 9. FIFO IPコア・リファレンス 10. ALTMEMMULT IPコア・リファレンス 11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 2.2. MAX® 10エンベデッド・メモリーの動作モード 2.3. MAX® 10エンベデッド・メモリーのクロックモード 2.4. MAX® 10エンベデッド・メモリーの構成
2.1. MAX® 10エンベデッド・メモリーの一般的な機能 x
2.1.1. コントロール信号 2.1.2. パリティービット 2.1.3. リードイネーブル 2.1.4. Read-During-Write 2.1.5. バイトイネーブル 2.1.6. パックモードのサポート 2.1.7. アドレス・クロック・イネーブル・サポート 2.1.8. 非同期クリアー
2.1.5. バイトイネーブル x
2.1.5.1. バイト・イネーブル・コントロール 2.1.5.2. データバイト出力 2.1.5.3. RAMブロックの動作
2.1.7. アドレス・クロック・イネーブル・サポート x
2.1.7.1. 読み取りサイクル中のアドレス・クロック・イネーブルの波形 2.1.7.2. 書き込みサイクル中のアドレス・クロック・イネーブルの波形
2.1.8. 非同期クリアー x
2.1.8.1. M9Kブロックにおけるレジスターのリセット
2.2. MAX® 10エンベデッド・メモリーの動作モード x
2.2.1. サポートされるメモリーの動作モード
2.3. MAX® 10エンベデッド・メモリーのクロックモード x
2.3.1. クロックモードの非同期クリアー 2.3.2. 同時読み出し/書き込みにおける出力読み出しデータ 2.3.3. クロックモードの独立クロックイネーブル
2.4. MAX® 10エンベデッド・メモリーの構成 x
2.4.1. ポート幅コンフィグレーション 2.4.2. デュアルポート モードでのメモリー・コンフィグレーション 2.4.3. 最大ブロック深度の設定
3. MAX® 10エンベデッド・メモリーのデザイン検討事項 x
3.1. 外部の競合解決を実装する 3.2. Read-During-Write 動作をカスタマイズする 3.3. パワーアップ状態およびメモリーの初期化 3.4. クロッキングをコントロールして消費電力を削減する 3.5. Read-During-Write 出力の選択
3.2. Read-During-Write 動作をカスタマイズする x
3.2.1. 同一ポートのRead-During-Writeモード 3.2.2. 混合ポートの Read-During-Write モード
3.2.2. 混合ポートの Read-During-Write モード x
3.2.2.1. デュアルクロックを使用する混合ポートのRead-During-Write 動作
4. RAM: 1-PORT IP コア・リファレンス x
4.1. MAX® 10デバイスのRAM: 1-Port IP コア信号 4.2. MAX® 10デバイスのRAM: 1-Port IP コアのパラメーター
5. RAM: 2-PORT IP コア・リファレンス x
5.1. MAX® 10デバイスのRAM: 2-Port IPコア信号（シンプル・デュアル・ポートRAM） 5.2. MAX® 10デバイスのRAM: 2-Port IP コア信号（トゥルー・デュアルポートRAM） 5.3. MAX® 10デバイスのRAM: 2-Port IPコアのパラメーター
6. ROM: 1-PORT IPコア・リファレンス x
6.1. MAX® 10デバイスのROM: 1-PORT IPコア信号 6.2. MAX® 10デバイスのROM: 1-PORT IPコアのパラメーター
7. ROM: 2-PORT IPコア・リファレンス x
7.1. MAX® 10デバイスのROM: 2-PORT IPコア信号 7.2. MAX® 10デバイスのROM: 2-PORT IPコアのパラメーター
8. シフトレジスター（RAMベース）IP コア・リファレンス x
8.1. MAX® 10デバイスのシフトレジスター（RAMベース）IP コア信号 8.2. MAX® 10デバイスのシフトレジスター（RAMベース）IP コアのパラメーター
9. FIFO IPコア・リファレンス x
9.1. MAX® 10デバイスのFIFO IPコア信号 9.2. MAX® 10デバイスのFIFO IPコアのパラメーター
10. ALTMEMMULT IPコア・リファレンス x
10.1. MAX® 10デバイスのALTMEMMULT IPコア信号 10.2. MAX® 10デバイスのALTMEMMULT IPコアのパラメーター
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報 x
A.1. MAX 10 エンベデッド・メモリー・ユーザーガイド改訂履歴
1. MAX® 10エンベデッド・メモリーの概要
2. MAX® 10エンベデッド・メモリーのアーキテクチャーと機能
3. MAX® 10エンベデッド・メモリーのデザイン検討事項
4. RAM: 1-PORT IP コア・リファレンス
5. RAM: 2-PORT IP コア・リファレンス
6. ROM: 1-PORT IPコア・リファレンス
7. ROM: 2-PORT IPコア・リファレンス
8. シフトレジスター（RAMベース）IP コア・リファレンス
9. FIFO IPコア・リファレンス
10. ALTMEMMULT IPコア・リファレンス
11. MAX 10 エンベデッド・メモリー・ユーザーガイドの追加情報

A.1. MAX 10 エンベデッド・メモリー・ユーザーガイド改訂履歴

日付 バージョン 変更内容
2017年2月 2017.02.21

  • 商標を「Intel」へ変更。
2016年10月 2016.10.31
  • メモリー初期化機能がMAX 10 アナログおよびフラッシュ機能オプションでのみサポートされていることを追記。
2015年11月 2015.11.02
  • 項「エンベデッド・メモリーのコンフィグレーション」に表記された表のタイトルを変更。
  • 項「パワーアップ状態およびメモリーの初期化を考慮する」に記載されたMAX 10 FPGAデバイスの概要へリンクを追加。
  • 表記をQuartus II からQuartus Prime へ変更。
2015年5月 2015.05.04
  • RAM:1-Port、RAM:2-Port、ROM:1-Port、ROM:2-Portの「Yes, use this file for the memory content data」パラメーターの注を更新。
  • 「Consider Power-Up State and Memory Initialization」でメモリーの初期化をサポートする内部コンフィグレーション・モードについての情報を追加
2014年9月 2014.09.22 初版
レベル 2 の表題